[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，方法包括：提供衬底，衬底上具有伪栅极结构；在伪栅极结构两侧的衬底内形成第一开口和第二开口，第一开口和第二开口之间的衬底形成沟道区；在伪栅极结构和沟道区的侧壁形成第一侧墙；形成第一侧墙后，在第一开口底部表面形成第一外延层，在第二开口底部表面形成第二外延层；形成第一外延层和第二外延层后，去除第一侧墙，在伪栅极结构和第一外延层之间形成第三开口，在伪栅极结构和第二外延层之间形成第四开口；在第一外延层上和第三开口内形成第三外延层，第三外延层离子浓度小于第一外延层离子浓度；在第二外延层上和第四开口内形成第四外延层，第四外延层离子浓度小于第二外延层离子浓度。形成的结构提升了性能。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。

背景技术

在现有的半导体领域中，传统的平面式的金属-氧化物半导体场效应晶体管(MOSFET)对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，以及位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸，以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到纳米级别时，半导体器件的制备收到各种物理极限的限制。

当半导体器件的尺寸降到纳米级别时，器件中栅极的沟道尺寸也相应缩小，鳍式场效应晶体管(Fin FET)的短沟道效应也越来越严重，采用现有鳍式场效应晶体管(FinFET)形成的半导体结构，性能亟需提升。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有伪栅极结构；在所述伪栅极结构两侧的衬底内分别形成第一开口和第二开口，且所述第一开口和第二开口之间的衬底形成沟道区；在所述伪栅极结构侧壁和沟道区的侧壁表面形成第一侧墙；在形成第一侧墙之后，在所述第一开口底部表面形成第一外延层，在所述第二开口底部表面形成第二外延层；在形成第一外延层和第二外延层后，去除所述第一侧墙，在伪栅极结构和第一外延层之间形成第三开口，在伪栅极结构和第二外延层之间形成第四开口；在所述第一外延层上和第三开口内形成第三外延层，所述第三外延层离子浓度小于第一外延层离子浓度；在所述第二外延层上和第四开口内形成第四外延层，所述第四外延层离子浓度小于第二外延层离子浓度。

可选的，形成所述第一侧墙的方法包括：在所述衬底上沉积第一侧墙材料层，所述第一侧墙材料层位于所述伪栅极结构侧壁和顶部、第一开口侧壁和底部、以及第二开口的底部和侧壁；回刻蚀所述第一侧墙材料层，直至暴露出所述衬底，形成所述第一侧墙。

可选的，所述第一侧墙的材料包括氧化硅、氮化硅、氮碳化硅及硅锗氮。

可选的，所述第一侧墙的厚度为2nm～5nm。

可选的，去除所述第一侧墙的工艺包括干法刻蚀工艺。

可选的，所述第一外延层和第二外延层同时形成；形成所述第一外延层和第二外延层的工艺包括：外延生长工艺。

可选的，所述外延生长工艺参数包括：气体为SiH4和GeH4、或SiH4和PH3，所述气体离子浓度范围为：8e20/立方厘米～2e21/立方厘米。

可选的，形成所述第三外延层的方法包括：在所述衬底上形成第一掩膜层，所述第一掩膜层暴露出所述第三开口和第一外延层表面；在第一外延层上和第三开口内形成第三外延层；所述第三外延层形成工艺包括：外延生长工艺。