[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，半导体结构包括：衬底及凸出于所述衬底的鳍部；栅极，横跨所述鳍部，所述栅极两侧露出部分所述鳍部顶部；第一侧墙，位于所述栅极侧壁上，所述第一侧墙覆盖所述栅极露出的所述鳍部顶部；第一源漏掺杂区，位于所述衬底上，所述第一源漏掺杂区内掺有第一掺杂离子，所述第一源漏掺杂区侧壁与所述鳍部侧壁间具有凹槽；第二源漏掺杂区，覆盖所述凹槽底部，所述第二源漏掺杂区内掺有第二掺杂离子，所述第二掺杂离子的浓度小于所述第一掺杂离子浓度。本发明能够有效抑制半导体结构的漏电流，改善半导体结构的电学性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着集成电路特征尺寸持续减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极之间的距离也随之缩短，导致栅极对沟道的控制能力随之变差，造成短沟道效应(SCE：short-channel effects)更容易发生。

鳍式场效应晶体管(FinFET)在抑制短沟道效应方面具有突出的表现，FinFET的栅极至少可以从两侧对鳍部进行控制，因而与平面MOSFET相比，FinFET的栅极对沟道的控制能力更强，能够很好的抑制短沟道效应。

但是，现有技术的半导体器件的电学性能仍然较差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以降低半导体结构的漏电流，从而改善半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构，包括：衬底及凸出于所述衬底的鳍部；栅极，横跨所述鳍部，所述栅极两侧露出部分所述鳍部顶部；第一侧墙，位于所述栅极侧壁上，所述第一侧墙覆盖所述栅极露出的所述鳍部顶部；第一源漏掺杂区，位于所述衬底上，所述第一源漏掺杂区内掺有第一掺杂离子，所述第一源漏掺杂区侧壁与所述鳍部侧壁间具有凹槽；第二源漏掺杂区，覆盖所述凹槽底部，所述第二源漏掺杂区内掺有第二掺杂离子，所述第二掺杂离子的浓度小于所述第一掺杂离子浓度。

可选的，所述第一掺杂离子为P型离子或N型离子，所述第二掺杂离子为P型离子或N型离子，所述第一掺杂离子与所述第二掺杂离子的类型相同。

可选的，所述第一掺杂离子浓度与所述第二掺杂离子浓度的差值为4.9E19atoms/cm³～4.99E20atoms/cm³。

可选的，所述第一掺杂离子浓度为5E19atoms/cm³～5E20atoms/cm³。

可选的，所述第二掺杂离子浓度为1E18atoms/cm³～1E19atoms/cm³。

可选的，所述第一源漏掺杂区厚度小于所述鳍部厚度。

可选的，所述半导体结构还包括：第三源漏掺杂区，所述第三源漏掺杂区覆盖所述第一源漏掺杂区顶部及所述第二源漏掺杂区顶部表面。

可选的，所述鳍部厚度为所述第一源漏掺杂区厚度的2倍至3倍。

可选的，所述第一源漏掺杂区厚度等于或大于所述鳍部厚度。

可选的，所述半导体结构还包括：第三源漏掺杂区，所述第三源漏掺杂区位于所述第二源漏掺杂区顶部且填充满所述凹槽。

可选的，所述鳍部厚度为50nm～70nm。

可选的，所述第三源漏掺杂区内掺有第三掺杂离子，所述第三掺杂离子的浓度大于所述第一掺杂离子浓度。

可选的，所述第三掺杂离子为P型离子或N型离子，所述第三掺杂离子与所述第一掺杂离子的类型相同。