[发明专利]一种用于数字集成电路的标准单元的版图结构

说明书

本发明公开了一种用于数字集成电路标准单元的版图结构，包括电源线和地线，输入端和输出端，以及由多条分立的纳米线构成的导电沟道。其功能电路包括至少一个P沟道晶体管和至少一个N沟道晶体管。所述电源线通过接触孔连接P沟道晶体管的源极，并向所述P沟道晶体管供电。所述地线通过接触孔连接N沟道晶体管的源极，并向所述N沟道晶体管提供地电压。输入端由栅极形成，通过接触孔连接第一层金属，输出端由P沟道和N沟道晶体管的漏极形成，通过接触孔连接第一层金属。其中输入端和输出端构成了所述功能电路的输入端和输出端。功能电路的晶体管的导电沟道位于栅极下方的有源区上，其形状为多条分立的纳米线。所述的功能电路的P沟道晶体管不含扩散层，N沟道晶体管中含有一N型扩散层。

技术领域

本发明涉及集成电路的标准单元，标准单元库和使用他们的集成电路及其相关技术。

背景技术

自90nm技术节点以后，经历了65nm、45nm、32nm，到目前已经很成熟的22nm 工艺技术，基本上维持每两年更新一代。相比传统平面器件工艺，多栅三维立体结构器件在 显著提高集成度的同时，还能有效减小50％以上泄漏电流，成为未来晶体管器件发展的必然 趋势。目前集成电路制造工艺已完全实现22nm技术，其中晶体管的物理栅长已经小于20 nm，下一代16nm制成技术已处于研发之中。以半导体PN结为基础的传统反型模式晶体管， 其源区、沟道区、漏区包含了2个背靠背的PN结，这些结通过向半导体材料中注入不同类 型的离子而形成。伴随晶体管器件尺寸的减小，在越来越短的距离内实现这2个背靠背的PN 结给器件制备工艺带来了巨大的挑战。当半导体晶体管的栅长减小至十纳米甚至是十纳米以下时，需要实现非常高的掺杂浓度梯度。这给集成电路的制备工艺带来了巨大的挑战，需要超浅结工艺、超快速的热退火工艺等。晶体管制备热预算太低，集成电路制造工艺成本大，且性能不稳定。在这种背景下，在源、漏、沟道实现统一重掺杂的无结晶体管由于不存在掺杂浓度梯度的问题，晶体管制备热预算高，工艺比较简单且与CMOS工艺兼容，在有效降低集成电路制造工艺成本的同时实现更小尺寸的场效应晶体管。

发明内容

本发明主要涉及一种用于数字集成电路的标准单元的版图结构，主要考虑降低标准单元 的泄漏电流、工艺复杂度，提高工作稳定性和实现更小的尺寸。为了解决上述技术问题，本 发明提出一种用于数字集成电路的标准单元的版图结构，包括电源线和地线，以及由第一层 金属层形成的输入端和输出端。其功能电路进一步包括至少一个P沟道晶体管和至少一个N 沟道晶体管。其中P沟道晶体管包含有源区和有源区上方的栅极，栅极两侧的有源区为P沟 道晶体管的源极和漏极。N沟道晶体管包含N型扩散区，有源区和有源区上方的栅极，栅极 两侧的有源区为N沟道晶体管的源极和漏极。电源线由位于P沟道晶体管上方的有源区和第 一层金属形成，通过接触孔连接P沟道晶体管的源极，用于向所述的P沟道晶体管提供电源 电压。所述的地线由位于N沟道晶体管下方的有源区和第一层金属形成，通过接触孔连接N 沟道晶体管的源极，用于向所述的N沟道晶体管提供地电压。输入端由栅极形成，通过接触 孔连接第一层金属，输出端由P沟道晶体管的漏极和N沟道晶体管的漏极形成，通过接触孔 连接第一层金属。其功能电路的晶体管沟道位于栅极下方的有源区上，其沟道在有源区上的 形状为多条分立的纳米线。其中P沟道晶体管不含扩散层，N沟道晶体管中只含有一N型扩 散层。版图的关键参数包括标准单元的高度，电源线，地线的宽度，有源区的高度，多晶硅 栅极的长度，有源区纳米线的宽度，其中栅极的长度小于45nm，纳米线的宽度小于22nm。

从上述技术方案可以看出，本发明具有以下有益效果，本发明提出的一种用于数字集成 电路的标准单元的版图结构，通过在有源区上采用纳米线沟道能够有效的提高集成度，同时 能够有效的降低芯片的泄漏电流，其功能电路的P沟道晶体管和N沟道晶体管不含有PN结， 有效的降低了标准单元工艺的复杂度和集成电路制造成本，同时提高芯片工作的稳定性。

附图说明

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图 对本发明进一步详细说明，其中：