[发明专利]存取闪存模块的方法、闪存控制器以及记忆装置

说明书

本发明公开了一种存取一闪存模块的方法，包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔数据写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。通过实施本发明，可有效地节省闪存控制器中的存储器需求，还可更进一步确保数据的安全性。

本申请是申请日为2016年07月27日、申请号为201610599287.3、发明名称为“存取闪存模块的方法、闪存控制器以及记忆装置”的发明专利申请的分案申请。

技术领域

本发明是涉及闪存，尤其涉及一种存取闪存模块的方法及相关的闪存控制器与记忆装置。

背景技术

为了让闪存能够有更高的密度以及更大的容量，闪存的制程也朝向立体化的发展，而产生了几种不同的立体NAND型闪存(3D NAND-type flash)。在立体NAND型闪存中，由于整体结构的不同以及浮闸形状位置的改变，因此在数据的写入以及读取上也较传统的平面NAND型闪存多出了些许的问题。举例来说，在某些立体NAND型闪存中，会将多条字线(word line)定义为一字线组，而所述字线组会共同具有部分的控制电路，进而导致当数据写入到所述字线组的一条字在线的浮闸晶体管发生失败时(写入失败)，会连带导致所述字线组的其他字在线的浮闸晶体管的数据发生错误；此外，若是所述字线组中的一条字线发生断路或短路的状况时，也会连带影响到所述字线组的其他字在线的浮闸晶体管的数据发生错误，因此，如何就上述问题提出一种错误更正方式，以尽可能地维持数据的正确性，且又不会浪费存储器空间以节省成本，是一个重要的课题。

发明内容

因此，本发明的目的之一在于公开一种存取一闪存模块的方法及相关的闪存控制器与记忆装置，其使用类似容错式磁盘阵列(Redundant Array of Independent Disks，RAID)的错误更正方式，但是却不会大幅浪费存储器空间，以解决现有技术中的问题。

本发明的一实施例公开了一种存取一闪存模块的方法，所述方法包括：对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；将所述第N笔资料写入至所述闪存模块中；将所述第N组错误更正码写入至所述闪存模块中；当所述第N笔数据成功写入至所述闪存模块后，删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。

本发明的另一实施例公开了一种存取一闪存模块的方法，所述方法包括：将第N笔数据写入至所述闪存模块中的多个闪存芯片，并对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当判断所述第N笔数据已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，并分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当判断所述第(N+M)笔数据已成功写入至所述多个闪存芯片中时，才删除所述第N～(N+M)组错误更正码。