[发明专利]非易失性存储器的编译码方法及存储系统

说明书

本发明实施例提供一种非易失性存储器的编译码方法及存储系统。该编译码方法包括：根据有效数据位确定BCH校验位，生成BCH码，有效数据位的长度为1028字节，BCH校验位的长度为8字节；根据BCH码确定循环冗余校验CRC校验位，生成CRC码，CRC校验位的长度为8字节；根据CRC码确定低密度奇偶校验LDPC校验位，生成LDPC码，LDPC码的循环尺寸为232比特；对已编码数据分别进行BCH译码处理、LDPC译码处理和CRC译码处理。本发明实施例的方法，充分利用原本要补0的16字节，进行BCH和CRC编码，既保证了LDPC的更正效能，又减少了错误地板发生的机会，降低了数据存储的误码率。

技术领域

本发明实施例涉及存储器技术领域，尤其涉及一种非易失性存储器的编译码方法及存储系统。

背景技术

随着半导体技术的迅速发展，以半导体电路作为存储媒体的半导体存储器也得到了快速发展。其中，Nand Flash存储器作为一种非易失性存储器，因其具有擦写速度快、功耗低、容量大、成本低等诸多优点，已经成为数据存储领域中最常用的存储设备。但是，随着存储密度的增大和多位存储技术的出现，Nand Flash存储器在进行数据存储时的误码率问题越来越严重。如何降低误码率成为一个亟待解决的问题。

低密度奇偶校验(Low Density Parity Check，LDPC)码因其强大的纠错能力及较低的译码复杂度，受到越来越多的关注。如现有技术中将CRC校验码与LDPC码进行结合，用以改善错误地板区。然而，由于CRC校验码仅能够检测错误，而不具有纠错能力，因此该方法无法有效降低误码率。

综上所述，现有编译码方法无法满足Nand Flash存储器在进行数据存储时的误码率要求。

发明内容

本发明实施例提供一种非易失性存储器的编译码方法及存储系统，用以解决现有编译码方法无法满足Nand Flash存储器在进行数据存储时的误码率要求的问题。

第一方面，本发明实施例提供一种非易失性存储器的编译码方法，包括：

根据有效数据位确定BCH校验位，生成BCH码，BCH码包括有效数据位和BCH校验位，有效数据位的长度为1028字节，BCH校验位的长度为8字节；

根据BCH码确定循环冗余校验CRC校验位，生成CRC码，CRC码包括BCH码和CRC校验位，CRC校验位的长度为8字节；

根据CRC码确定低密度奇偶校验LDPC校验位，生成LDPC码，LDPC码包括CRC码和LDPC校验位，LDPC码的循环尺寸为232比特；

对已编码数据进行BCH译码处理；

根据低密度奇偶校验LDPC校验矩阵对经过BCH译码处理的数据，进行LDPC译码处理；

对经过LDPC译码处理的数据，进行循环冗余校验CRC译码处理。

在一种可能的实现方式中，根据低密度奇偶校验LDPC校验矩阵对经过BCH译码处理的数据，进行LDPC译码处理，包括：

将LDPC校验矩阵按行划分为多个层；

根据分层后的LDPC校验矩阵，对经过BCH译码处理的数据，进行LDPC分层迭代译码处理。

在一种可能的实现方式中，所述方法还包括：

若在LDPC分层迭代译码处理过程中，当前迭代的所有分层的变量节点值分别与上一次迭代所有分层的变量节点值相等，则终止LDPC译码处理。

在一种可能的实现方式中，所述方法还包括：

若CRC译码失败，且迭代次数达到预设迭代次数，则从存储器重新获取已编码数据。

在一种可能的实现方式中，所述方法还包括：