[发明专利]具有信号控制机制的存储器装置和存储器装置的操作方法

说明书

本申请涉及具有信号控制机制的存储器装置和存储器装置的操作方法。一种存储器装置包含：内部存储单元，其经配置以存储指定所述存储器装置的操作速度的模式数据；控制解码器，其耦合到所述内部存储单元，所述控制解码器经配置以基于所述模式数据产生延迟控制信号；及输入缓冲器，其耦合到所述控制解码器，所述输入缓冲器经配置以基于所述延迟控制信号调整输入信号的延迟。

技术领域

本公开实施例涉及存储器装置，且确切地说，涉及具有信号控制机制的存储器装置。

背景技术

存储器系统可使用存储器装置来存储和存取信息。存储器装置可包含易失性存储器装置、非易失性存储器装置，或组合装置。例如动态随机存取存储器(DRAM)等存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传送实施双数据速率(DDR)介接方案的DDR RAM装置。

对于一些存储器装置(例如DDR RAM装置)，某些信号为定时关键的。举例来说，列地址(CA)信号、片选(CS)信号、时钟(CK)信号等需要同时处理。在存储器装置内部，CK信号及CA/CS信号同时到达对应锁存器以成功地锁存。

随着其它领域中的技术进步及增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置被推按到极限。随着装置推按到极限，定时关键信号的处理时间减少，其增大定时相关误差及/或处理困难。鉴于不断增大的商业竞争压力连同不断增长的消费者期望和区分市场中的产品的需要，越来越需要找出这些问题的答案。另外，降低成本、改善效率和性能并且满足竞争压力的需要对于找出这些问题的答案添加了更大的压力。

发明内容

在一个方面中，本申请提供一种存储器装置，其包括：内部存储单元，其经配置以存储对应于所述存储器装置的操作速度的模式数据；控制解码器，其耦合到所述内部存储单元，所述控制解码器经配置以基于所述模式数据产生延迟控制信号；及输入缓冲器，其耦合到所述控制解码器，所述输入缓冲器经配置以基于所述延迟控制信号调整输入信号的延迟。

在另一方面中，本申请提供一种操作存储器装置的方法，所述方法包括：确定所述存储器装置的操作速度设定；根据所述操作速度设定产生延迟控制信号；及根据所述延迟控制信号控制输入信号的延迟。

附图说明

图1为根据本发明技术的实施例的存储器装置的框图。

图2为根据本发明技术的实施例的实例时钟树电路的框图。

图3A为根据本发明技术的实施例的实例输入缓冲器的框图。

图3B为根据本发明技术的另一实施例的实例输入缓冲器的框图。

图4为根据本发明技术的实施例的实例控制解码器电路的框图。

图5为根据本发明技术的实施例的实例边界控制电路的框图。

图6为说明根据本发明技术的实施例的操作存储器装置的实例方法的流程图。

图7为包含根据本发明技术的实施例的存储器装置的系统的示意图。

具体实施方式

如下文更详细地描述，本文中所揭示的技术涉及存储器装置、具有存储器装置的系统，及用于控制定时关键信号的内部延迟的相关方法。存储器装置(例如DRAM装置)可包含处理来自模式寄存器的一或多个输出(例如经配置以使装置绕过一或多个内部延迟的延迟跳跃信号)的定时解码器。对于某些操作模式(例如中等操作速度模式)，定时解码器及/或模式寄存器可处理延迟跳跃信号且进一步绕过片选(CS)输入缓冲器、列地址(CA)输入缓冲器等中的一或多个延迟。