[发明专利]数据读取电路及存储单元

权利要求书

1.一种数据读取电路，其特征在于，包括：基准电压生成单元、下拉信号产生单元、灵敏放大单元、列译码单元以及与所述列译码单元一一对应的基准电压调整单元，其中：

所述基准电压生成单元，与所述下拉信号产生单元、所述基准电压调整单元以及所述灵敏放大单元连接，用于接收反相芯片使能信号、生成芯片使能信号以及生成基准电压，并将所述基准电压输出至所述灵敏放大单元以及所述基准电压调整单元，将所述芯片使能信号输出至所述下拉信号产生单元；

所述下拉信号产生单元，与所述基准电压生成单元、所述基准电压调整单元以及所述灵敏放大单元连接，用于根据所述芯片使能信号产生下拉信号，并将所述下拉信号输出至所述灵敏放大单元以及所述基准电压调整单元；

所述列译码单元，与所述灵敏放大单元连接，用于将接收到的位线信号译码并将译码后的位线信号输出至所述灵敏放大单元；

所述灵敏放大单元，与所述基准电压生成单元、所述下拉信号产生单元、所述列译码单元以及所述基准电压调整单元连接，用于根据所述基准电压，将译码后的位线信号放大并输出；

所述基准电压调整单元，与所述基准电压生成单元、所述下拉信号产生单元以及所述灵敏放大单元连接，用于在所述基准电压随下拉信号下降后，将所述基准电压调整至稳定状态；

所述下拉信号产生单元，包括：延时器、与非门以及第二反相器，其中：

所述延时器，输入端接所述芯片使能信号，输出端接所述与非门的第一输入引脚；

所述与非门，第二输入引脚接所述芯片使能信号，输出端接所述第二反相器；

所述第二反相器，输出端所述下拉信号产生单元的输出端。

2.如权利要求1所述的数据读取电路，其特征在于，所述基准电压调整单元包括至少一个NMOS管。

3.如权利要求1所述的数据读取电路，其特征在于，所述基准电压调整单元包括第一NMOS管；其中，所述第一NMOS管，栅极接所述下拉信号，源极接所述基准电压和所述灵敏放大单元，漏极接地。

4.如权利要求3所述的数据读取电路，其特征在于，所述第一NMOS管衬底接地。

5.如权利要求1所述的数据读取电路，其特征在于，所述基准电压生成单元，包括：第一反相器、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、闭合开关以及断开开关，其中：所述第一反相器，输入端接所述反相芯片使能信号，输出端输出所述芯片使能信号；

所述第二NMOS管，栅极接所述第一反相器的输出端，源极接所述第四PMOS管的栅极和漏极、所述第一PMOS管的栅极和漏极、所述第五PMOS管的栅极和漏极以及所述基准电压生成单元的输出端，漏极接所述基准电压生成单元外部输入的基准位线信号；

所述第一PMOS管，源极接所述第二PMOS管的漏极；

所述第二PMOS管，栅极接所述断开开关，源极接所述第四PMOS管的源极、所述第二PMOS管的衬底、所述第一PMOS管的衬底、所述第三PMOS管的源极、所述第三PMOS管的衬底、所述第五PMOS管的衬底以及电源；

所述第三PMOS管，栅极接所述闭合开关，漏极接所述第五PMOS管的源极。

6.如权利要求5所述的数据读取电路，其特征在于，所述第四PMOS管的衬底接电源，所述第二NMOS管的衬底接地。

7.一种存储单元，其特征在于，包括权利要求1至6中任一项所述的数据读取电路。