[发明专利]小数分频锁相环锁定检测方法及其系统

说明书

本申请涉及集成电路领域，公开了一种小数分频锁相环锁定检测方法及其系统。该方法包括用该压控振荡器输出的第一时钟对输入该锁相环的参考时钟进行采样后得到采样信号，其中该第一时钟频率高于该参考时钟；将该采样信号作为基准时钟，采样计算N个基准时钟周期内的该分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1；以及根据该过零状态值和该分频器的输入分频比确定该锁相环的锁定状态。本申请实施方式中对小数锁相环锁定状态检测的检测速度快、准确率高。

技术领域

本申请涉及集成电路领域，特别涉及小数分频锁相环锁定检测技术。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA可随意定制内部逻辑的阵列，并且可以在用户现场进行即时编程，以修改内部的硬件逻辑，从而实现任意逻辑功能。FPGA为了实现任意的逻辑功能满足不同应用场合，需要内部时钟系统能够提供丰富的时钟资源。FPGA内部集成的锁相环为了能够提供丰富的时钟资源，大多支持小数分频模式。锁相环内部的分频器是一个整数分频器，为了实现小数分频，需要使得分频器的输入分频比是不断变化的，使其平均值是一个小数，通常采用SDM来实现。采用小数分频模式，锁相环的鉴频鉴相器和反馈时钟的频率是在不断变化的，所以不能采用传统的锁定检测方法，设计一种适用于小数分频锁相环的锁定检测方法显得至关重要。

发明内容

本申请的目的在于提供一种小数分频锁相环锁定检测方法及其系统，解决了传统的锁定检测方法无法满足小数分频锁相环的锁定检测的问题。

本申请公开了一种小数分频锁相环锁定检测方法，所述锁相环包括压控振荡器和计数器模式分频器，所述方法包括：

用所述压控振荡器输出的第一时钟对输入所述锁相环的参考时钟进行采样后得到采样信号，其中所述第一时钟频率高于所述参考时钟；

将所述采样信号作为基准时钟，采样计算N个基准时钟周期内的所述分频器的计数器的过零状态值和计数值，所述计数值是在所述N个基准时钟周期内所述第一时钟的周期个数，其中N≥1；

根据所述过零状态值和计数值，以及所述分频器的输入分频比判断所述锁相环的锁定状态。

在一个优选例中，所述根据所述过零状态值和计数值，以及所述分频器的输入分频比判断所述锁相环的锁定状态，进一步包括：

当N1时，计算N个连续基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值；

计算该比值和所述分频器的输入分频比的差值；

如果该差值在预设阈值内，则所述锁相环处于锁定状态，否则未处于失锁状态。

在一个优选例中，所述根据所述过零状态值和计数值，以及所述分频器的输入分频比判断所述锁相环的锁定状态，进一步包括：

当N＝1时，计算一个所述基准时钟周期内的所述分频器的计数器的过零状态值和计数值的比值；

计算该比值和所述分频器的输入分频比的差值，如果该差值在预设阈值内，则所述锁相环的锁定状态位为1，否则所述锁相环的锁定状态位为0；

将M个连续基准时钟周期内的锁定状态位进行累加，其中M2；

根据该累加的值判断所述锁相环的锁定状态。

在一个优选例中，所述根据该累加的值判断所述锁相环的锁定状态，进一步包括：

对于处于锁定状态的锁相环，只有在所述累加的值大于预设值时，才判决为不锁定，对于处于失锁状态的锁相环，只有在所述累加的值为零时，才能指示重新进入锁定状态。