[发明专利]记忆体测试阵列及其测试方法

说明书

一种记忆体测试阵列及其测试方法，记忆体测试阵列包含第一记忆体阵列、第二记忆体阵列、及多个第一共用导电垫。第一记忆体阵列包含多条第一位元线及多条第一字元线。第二记忆体阵列与第一记忆体阵列相邻，且包含多条第二位元线及多条第二字元线。每个第一共用导电垫具有第一端及第二端，第一端及第二端分别耦接于第一位元线及第二位元线，或者分别耦接于第一字元线及第二字元线。本发明的记忆体测试阵列可以有效节省记忆体测试晶片的面积，并使测试过程更有效率。

技术领域

本发明是有关于一种记忆体测试阵列及其测试方法。

背景技术

记忆体是用以储存数据或数据的半导体元件，主要可分为非挥发性记忆体与挥发性记忆体两种。随着科技的蓬勃发展，产业对于记忆体的需求也逐渐提升，例如高可靠度、高擦写次数、快速的储存速度以及大容量等。因此，半导体产业持续努力开发各种技术以缩减元件尺寸，并增加记忆体的元件密度。

在现有技术中，如图1A所示，一片晶圆包含了多个标准记忆体产品晶片Cp1、Cp2、Cp4。为了进一步了解记忆体晶片里的记忆体元件的特性，会在晶圆中设置至少一个测试晶片(Test Chip)，例如测试晶片Cp3，且其包含多个记忆体测试阵列A11、Ax1、A1y、Axy等。

图1B为图1A中测试晶片Cp3的局部放大示意图。如图1B所示，记忆体测试阵列A11、A12、A21、A22中的每一个包含记忆元件阵列10，且记忆元件阵列10包含多个记忆元件，例如，每个记忆元件阵列10可以包含100个记忆元件。每个记忆元件阵列10具有各自的测试垫，可以存取到记忆元件阵列10里的各个单独记忆元件，以检测记忆元件的特性。以具有100个记忆元件的记忆元件阵列为例，其测试垫至少需包含10个字元信号垫(如导电垫1A～1L)及10个位元信号垫(例如导电垫2A～2L)，以存取到记忆元件阵列里的100个单独记忆元件，并检测其特性。

为了取得更多的记忆元件数据，必须在测试晶片Cp3中设置更多的记忆元件。因此，如何在测试晶片Cp3的有限空间中容纳更多的记忆元件是目前待解决的技术问题之一。另外，在现有技术中，量测大量的记忆元件需要较久的测试时间，因此如何减少测式时间以提升测试效率，也是待解决的技术问题。

发明内容

根据本发明的各种实施方式，提供一种记忆体测试阵列，包含第一记忆体阵列、第二记忆体阵列以及多个第一共用导电垫。第一记忆体阵列包含多条第一位元线及多条第一字元线。第二记忆体阵列与第一记忆体阵列相邻，且第二记忆体阵列包含多条第二位元线及多条第二字元线。每个第一共用导电垫具有第一端及第二端，第一端及第二端分别耦接于第一位元线及第二位元线，或者分别耦接于第一字元线及第二字元线。

根据本发明的某些实施方式，第一共用导电垫位于第一记忆体阵列与第二记忆体阵列之间。

根据本发明的某些实施方式，记忆体测试阵列还包含多个第一导电垫耦接于第一记忆体阵列，以及多个第二导电垫耦接于第二记忆体阵列。第一导电垫及第一共用导电垫位于第一记忆体阵列的相对两侧，且第二导电垫及第一共用导电垫位于第二记忆体阵列的相对两侧。

根据本发明的某些实施方式，第一导电垫耦接于第一字元线，第一共用导电垫耦接于第一位元线及第二位元线，且第二导电垫耦接于第二字元线。

根据本发明的某些实施方式，第一导电垫耦接于第一位元线，第一共用导电垫耦接于第一字元线及第二字元线，且第二导电垫耦接于第二位元线。

根据本发明的某些实施方式，记忆体测试阵列还包含第三记忆体阵列以及多个第二共用导电垫。第三记忆体阵列与第二记忆体阵列相邻，且包含多条第三位元线及多条第三字元线。多个第二共用导电垫位于第二记忆体阵列与第三记忆体阵列之间，其中每个第二共用导电垫具有第一端及第二端，第一端及第二端分别耦接于第二位元线及第三位元线，或者分别耦接于第二字元线及第三字元线。