[发明专利]一种快速瞬态响应的数字LDO电路

权利要求书

1.一种快速瞬态响应的数字LDO电路，其特征在于包括钟控比较器阵列、控制器、功率开关阵列、采样电阻网络和片内电容，所述的钟控比较器阵列的正输入端与所述的采样电阻网络的输出端连接，所述的钟控比较器阵列的负输入端与外部参考电压连接，所述的钟控比较器阵列的信号输出端与所述的控制器的信号输入端连接，所述的钟控比较器阵列的时钟使能端和所述的控制器的时钟输入端分别与外部采样时钟连接，所述的控制器的信号输出端与所述的功率开关阵列的输入端连接，所述的功率开关阵列的输出端分别与所述的采样电阻网络的输入电极和所述的片内电容的输入电极及输出电压连接，所述的采样电阻网络的输出电极和所述的片内电容的输出电极连接并接地，所述的输出电压与负载相连，所述的负载接地，所述的控制器用于控制所述的功率开关阵列中导通的功率开关数目，进而调整所述的输出电压的大小，当负载跳变导致输出电压大幅波动时，所述的控制器开启二分法调整将输出电压快速恢复至趋于电路的额定输出电压的稳定状态。

2.根据权利要求1所述的一种快速瞬态响应的数字LDO电路，其特征在于所述的功率开关阵列为一组数量以二进制分布的并联的PMOS晶体管阵列，所述的控制器的信号输出端与所述的PMOS晶体管阵列的各个栅端连接，所述的PMOS晶体管阵列的各个源端与外部输入电压连接，所述的PMOS晶体管阵列的各个漏端分别与所述的采样电阻网络的输入电极和所述的片内电容的输入电极及输出电压连接。

3.根据权利要求2所述的一种快速瞬态响应的数字LDO电路，其特征在于所述的PMOS晶体管阵列包括n列PMOS晶体管组，根据二进制分布，第j列的PMOS晶体管组由2^j-1个相同的PMOS晶体管并联构成，其中1≤j≤n，j∈Z；各列PMOS晶体管组的宽长比W/L从小到大依次为：δ、2δ、2²·δ、2³·δ、…、2^n-1·δ，其中δ为单个PMOS晶体管的宽长比；所述的控制器输出一组n-bit的二进制信号控制所述的功率开关阵列中导通的功率开关数目。

4.根据权利要求3所述的一种快速瞬态响应的数字LDO电路，其特征在于所述的采样电阻网络包括串联的第一采样电阻、第二采样电阻、第三采样电阻和第四采样电阻，所述的第一采样电阻的一端分别与所述的PMOS晶体管阵列的各个漏端和所述的片内电容的输入电极连接，所述的第一采样电阻的另一端与所述的第二采样电阻的一端连接，所述的第二采样电阻的另一端与所述的第三采样电阻的一端连接，所述的第三采样电阻的另一端与所述的第四采样电阻的一端连接，所述的第四采样电阻的另一端与所述的片内电容的输出电极连接并接地。

5.根据权利要求4所述的一种快速瞬态响应的数字LDO电路，其特征在于所述的钟控比较器阵列包括第一钟控比较器、第二钟控比较器和第三钟控比较器，所述的第一钟控比较器的正输入端与所述的第一采样电阻的另一端连接，所述的第一钟控比较器的负输入端与所述的外部参考电压连接，所述的第二钟控比较器的正输入端与所述的第二采样电阻的另一端连接，所述的第二钟控比较器的负输入端与所述的外部参考电压连接，所述的第三钟控比较器的正输入端与所述的第三采样电阻的另一端连接，所述的第三钟控比较器的负输入端与所述的外部参考电压连接，所述的第一钟控比较器、第二钟控比较器和第三钟控比较器的时钟使能端分别与所述的外部采样时钟连接，所述的第一钟控比较器、第二钟控比较器和第三钟控比较器的信号输出端分别与所述的控制器的信号输入端连接。

6.根据权利要求5所述的一种快速瞬态响应的数字LDO电路，其特征在于所述的第一钟控比较器用于判断所述的输出电压是否达到开启二分法调整的高阈值电压，所述的第三钟控比较器用于判断所述的输出电压是否达到开启二分法调整的低阈值电压，所述的第二钟控比较器用于通过比较所述的输出电压与所述的额定输出电压的大小来判断每个调整周期中是否需要增减功率开关的导通数目，并以信号形式发送给所述的控制器的信号输入端，在开启二分法调整后，所述的控制器根据所述的第二钟控比较器的信号，在固定的n个时钟周期内经过n轮调整，将所述的输出电压快速调整至趋于所述的额定输出电压。