[发明专利]一种双模预分频器

权利要求书

1.一种2/3双模预分频器，其特征在于，所述2/3双模预分频器包括：

第一触发器，包括第一时钟端、第一信号端和第一输出端；

第二触发器，包括第二时钟端、第二信号端、第二输出端和第二反相输出端，其中，所述第一输出端与所述第二信号端连接；

控制电路，与所述第二触发器电连接，包括第一开关和第二开关，用于根据控制信号切换所述2/3双模预分频器的2分频或3分频的工作状态；其中，当所述控制信号为高电平时，所述2/3双模预分频器工作于3分频状态；当所述控制信号为低电平时，所述2/3双模预分频器工作于2分频状态。

2.如权利要求1所述的2/3双模预分频器，其特征在于，所述第一触发器包括第一阶电路和第二阶电路，所述第一阶电路包括第一时钟端和第一信号端，所述第二阶电路包括第一输出端，所述第一阶电路与所述第二阶电路串联连接。

3.如权利要求2所述的2/3双模预分频器，其特征在于，所述第一阶电路包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅端为所述第一时钟端，所述第一晶体管的漏端与所述第二晶体管的源端连接，所述第二晶体管的漏端与所述第三晶体管的漏端连接且作为所述第一阶电路的输出端，所述第二晶体管的栅端与所述第三晶体管的栅端连接且作为所述第一信号端。

4.如权利要求2所述的2/3双模预分频器，其特征在于，所述第二阶电路包括：第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的栅端与所述第五晶体管的栅端连接且作为所述第二阶电路的输入端，所述第四晶体管的漏端与所述第五晶体管的漏端连接且作为所述第一触发器的第一输出端，所述第五晶体管的源端与所述第六晶体管的漏端连接，所述第六晶体管的栅端连接至所述第一时钟端。

5.如权利要求1所述的2/3双模预分频器，其特征在于，所述第二触发器包括第三阶电路、第四阶电路、第五阶电路和反相器，所述第三阶电路包括第二时钟端和第二信号端，所述第五阶电路包括第二反相输出端，所述反相器包括第二输出端，所述第三阶电路、所述第四阶电路、所述第五阶电路和所述反相器串联连接。

6.如权利要求5所述的2/3双模预分频器，其特征在于，所述第三阶电路包括：第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的栅端为所述第二时钟端，所述第七晶体管的漏端与所述第八晶体管的源端连接，所述第八晶体管的漏端与所述第九晶体管的漏端连接且作为所述第三阶电路的输出端，所述第八晶体管的栅端与所述第九晶体管的栅端连接且作为所述第二信号端。

7.如权利要求5所述的2/3双模预分频器，其特征在于，所述第四阶电路包括：第十晶体管、第十一晶体管和第十二晶体管，所述第十晶体管的栅端连接至所述第二时钟端，所述第十晶体管的漏端与所述第十一晶体管的漏端连接且作为所述第四阶电路的输出端，所述第十一晶体管的源端与所述第十二晶体管的漏端连接，所述第十一晶体管的栅端作为所述第四阶电路的输入端，所述第十二晶体管的栅端连接至所述第二时钟端。

8.如权利要求5所述的2/3双模预分频器，其特征在于，所述第五阶电路包括：第十三晶体管、第十四晶体管和第十五晶体管，所述第十三晶体管的栅端与所述第十四晶体管的栅端连接且作为所述第五阶电路的输入端，所述第十三晶体管的漏端与所述第十四晶体管的漏端连接且作为所述第二触发器的第二反相输出端，所述第十四晶体管的源端与所述第十五晶体管的漏端连接，所述第十五晶体管的栅端连接至所述第二时钟端。

9.如权利要求5所述的2/3双模预分频器，其特征在于，所述反相器包括：第十六晶体管和第十七晶体管，所述第十六晶体管的栅端与所述第十七晶体管的栅端连接且作为所述反相器的输入端，所述第十六晶体管的漏端与所述第十七晶体管的漏端连接且作为所述第二触发器的第二输出端。