[发明专利]一种双模预分频器

说明书

本发明提供了一种2/3双模预分频器，包括：第一触发器，包括第一时钟端、第一信号端和第一输出端；第二触发器，包括第二时钟端、第二信号端、第二输出端和第二反相输出端，其中，第一输出端与第二信号端连接；控制电路，与第二触发器电连接，包括第一开关和第二开关，用于根据控制信号切换2/3双模预分频器的2分频或3分频的工作状态；其中，当控制信号为高电平时，2/3双模预分频器工作于3分频状态；当控制信号为低电平时，2/3双模预分频器工作于2分频状态。根据本发明提供的2/3双模预分频器，去除了传统双模预分频器中附加的逻辑门，保证双模预分频器的分频性能稳定可靠的同时，大大提升工作速度且降低了功耗。

技术领域

本发明涉及电路技术领域，尤其涉及双模预分频器。

背景技术

锁相环(Phase Locked Loop，PLL)频率合成器广泛地应用于大规模数字集成电路，如视频图像处理系统、通讯系统和微处理器中地各种低抖动的时钟都是有PLL频率合成器产生。锁相环频率合成器主要包括鉴频鉴相器、电荷泵、压控振荡器和分频器，其中，分频器是锁相环的一个非常重要的功能模块，它的性能直接影响着频率合成器中频率合成功能的准确实现。分频器与压控振荡器相同，均工作在频率合成器的最高频率处，分频器的频率范围决定了整个频率合成器乃至整个系统的工作速度。为了获得2个不同的分频比，分频器一般采用双模预分频器，包括一个N/N+1(如2/3或4/5)分频器加上多个2分频器组成，高速双模分频器通常包括触发器和附加的逻辑门组成，但是附加逻辑门会存在延迟，其延迟会大大降低分频器的工作速度。所以，一本的2/3分频器和3/4分频器的速度都比单个触发器形成的2分频器慢，这些延迟也会造成PLL频率合成器的工作速度低且功耗大，严重影响了整个系统的性能。

因此，现有技术中的双模预分频器存在工作速度低，功耗大的问题。

发明内容

本发明实施例提供一种双模预分频器，以解决双模预分频器工作速度低，功耗大的问题。

根据本发明实施例，提供了一种2/3双模预分频器，包括：

第一触发器，包括第一时钟端、第一信号端和第一输出端；

第二触发器，包括第二时钟端、第二信号端、第二输出端和第二反相输出端，其中，所述第一输出端与所述第二信号端连接；

控制电路，与所述第二触发器电连接，包括第一开关和第二开关，用于根据控制信号切换所述2/3双模预分频器的2分频或3分频的工作状态；其中，当所述控制信号为高电平时，所述2/3双模预分频器工作于3分频状态；当所述控制信号为低电平时，所述2/3双模预分频器工作于2分频状态。

可选地，所述第一触发器包括第一阶电路和第二阶电路，所述第一阶电路包括第一时钟端和第一信号端，所述第二阶电路包括第一输出端，所述第一阶电路与所述第二阶电路串联连接。

可选地，所述第一阶电路包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅端为所述第一时钟端，所述第一晶体管的漏端与所述第二晶体管的源端连接，所述第二晶体管的漏端与所述第三晶体管的漏端连接且作为所述第一阶电路的输出端，所述第二晶体管的栅端与所述第三晶体管的栅端连接且作为所述第一信号端。

可选地，所述第一晶体管的源端连接工作电源。

可选地，所述第三晶体管的源端接地。

可选地，所述第一晶体管和所述第二晶体管包括P型晶体管。

可选地，所述第三晶体管包括N型晶体管。

可选地，所述第二阶电路包括：第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的栅端与所述第五晶体管的栅端连接且作为所述第二阶电路的输入端，所述第四晶体管的漏端与所述第五晶体管的漏端连接且作为所述第一触发器的第一输出端，所述第五晶体管的源端与所述第六晶体管的漏端连接，所述第六晶体管的栅端连接至所述第一时钟端。