[发明专利]一种薄膜晶体管的制造方法及薄膜晶体管有效
申请号: | 201910278993.1 | 申请日: | 2019-04-09 |
公开(公告)号: | CN110120367B | 公开(公告)日: | 2022-03-01 |
发明(设计)人: | 李治朝;刘凌枫 | 申请(专利权)人: | 昆山龙腾光电股份有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/336;H01L23/538;H01L29/786 |
代理公司: | 北京成创同维知识产权代理有限公司 11449 | 代理人: | 蔡纯;李向英 |
地址: | 215301 *** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 薄膜晶体管 制造 方法 | ||
本发明的实施例公开了一种薄膜晶体管的制造方法及使用该方法制造的薄膜晶体管。公开的薄膜晶体管制造方法,包括以下步骤:在基板上形成第一金属层,用于形成栅极;在第一金属层上形成绝缘层,用作栅极绝缘层;在绝缘层上形成有源层,用于形成源区和漏区;在有源层上形成一定厚度的光阻层;对光阻层进行分区域曝光、显影,去除光阻层上的部分光阻;对绝缘层、有源层进行蚀刻处理,在绝缘层上蚀刻有通孔;在绝缘层上形成第二金属层,用于形成源极和漏极;第一金属层和第二金属层通过所述通孔相连接。本发明实施例提供的制造方法,制造周期短、制造成本低,且制得的薄膜晶体管有效的避免了线不良的情况,还能满足高分辨率、窄边框的设计要求。
技术领域
本发明涉及显示技术领域,特别涉及一种薄膜晶体管的制造方法及薄膜晶体管。
背景技术
在现有的薄膜晶体管的制造过程中,为了保证外围线路的阻抗并节约空间,往往会对外围线路进行转层桥接设计,对开孔及走线进行极限压缩,即将第一金属层(M1)和第二金属层(M2)交错设计,在显示区附近再将第一金属层(M1)与第二金属层(M2)通过氧化铟锡(ITO)桥接起来。
图1示出了根据现有技术的薄膜晶体管的连接结构的剖视图。如图1所示,在现有的薄膜晶体管中,包括从下到上依次堆叠的基板1、第一金属层(M1)2,用于形成栅极、第一绝缘层3、第二金属层(M2)4,用于形成源/漏极、第二绝缘层5,在第一绝缘层3和第二绝缘层5上,分别设置有通孔,氧化铟锡层6通过通孔将第一金属层2和第二金属层4连接起来。
图2示出了根据现有技术的薄膜晶体管的连接结构的俯视图。如图2所示,在现有的薄膜晶体管中,绝缘层上开有通孔(图中虚线示出了绝缘层上的通孔),氧化铟锡层6通过通孔将M1与M2连接在一起。在外围线路中,M1与M2交错。
上述的这种转层桥接设计,需要在第一金属层(M1)和第二金属层(M2)上方的绝缘层上开两个孔,而且M1上的开孔需要贯穿两层绝缘层,进而使用氧化铟锡(ITO)将M1和M2连接在一起。在绝缘层上开孔时,会形成taper(锥形)角。在贯穿两层绝缘层的开孔上,会形成两个taper角,易出现taper角不好导致氧化铟锡(ITO)爬坡异常,氧化铟锡不能正常连接M1与M2的情况,易产生线不良。氧化铟锡(ITO)镀膜出现异常时,同样会导致线不良。现有的技术方案中,易造成产能损耗,且良率不佳。
发明内容
鉴于上述问题,本发明的目的在于提供一种薄膜晶体管的制造方法及薄膜晶体管,从而提供一种成本低、良品率高、能够实现更高开孔率等的薄膜晶体管的制造工艺及产品。
根据本发明的一方面,提供一种薄膜晶体管的制造方法,包括以下步骤:在基板上形成第一金属层,用于形成栅极;在所述第一金属层上形成绝缘层,用作栅极绝缘层;在所述绝缘层上形成有源层,用于形成源区和漏区;在所述有源层上形成一定厚度的光阻层;对所述光阻层进行分区域曝光、显影,去除所述光阻层上的部分光阻;对所述绝缘层、有源层进行蚀刻处理,在所述绝缘层上蚀刻有通孔;在所述绝缘层上形成第二金属层,用于形成源极和漏极;其中,所述第一金属层和所述第二金属层通过所述通孔相连接。
优选地,所述有源层由硅组成。
优选地,采用半色调工艺对所述光阻层进行分区域曝光。
优选地,所述分区域曝光的区域包括不透光区域、半透光区域和全透光区域;所述有源层欲形成所述源区和漏区处正上方的区域为不透光区域,进行不曝光处理;所述薄膜晶体管像素处正上方的区域为半透光区域,进行半曝光处理;所述绝缘层欲形成所述通孔处正上方的区域为全透光区域,进行全曝光处理。
优选地,所述蚀刻处理包括第一蚀刻处理;所述第一蚀刻处理对所述有源层和所述绝缘层进行蚀刻,去除所述全透光区域下的所有所述有源层和所述全透光区域下一定厚度的所述绝缘层。
优选地,所述第一蚀刻处理结束后,对所述半透光区域的所述光阻层进行灰化处理,清除所述半透光区域的全部光阻。
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H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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