[发明专利]倍压电路单元、多级倍压电路及其控制方法和存储介质

权利要求书

1.一种倍压电路单元，其特征在于，包括第一支路和第二支路，所述第一支路上具有至少两个第一开关元件，所述第二支路上具有至少两个第二开关元件；

序列信号发生器，用于生成多个第一序列信号、多个第二序列信号、第三序列信号、第四序列信号及第五序列信号，其中所述第三序列信号、第四序列信号及第五序列信号均为校正信号；

所述第一序列信号用于对所述第一开关元件进行一对一的通断控制；

所述第二序列信号用于对所述第二开关元件进行一对一的通断控制；

所述第一序列信号与所述第二序列信号反相；

所述第三序列信号用于对各所述第一序列信号进行时序对齐的校正；

所述第四序列信号用于对各所述第二序列信号进行时序对齐的校正；

所述第五序列信号用于对所述第一序列信号和所述第二序列信号进行时序对齐的校正。

2.根据权利要求1所述的倍压电路单元，其特征在于，所述序列信号发生器还包括校正单元，所述校正单元配置用于：

利用所述第三序列信号对所述第一序列信号进行逻辑与、或、非运算，使得所述第三序列信号的每个脉冲上升沿/下降沿与所述第一序列信号的对应脉冲上升沿/下降沿对齐；

利用所述第四序列信号对所述第二序列信号进行逻辑与、或、非运算，使得所述第四序列信号的每个脉冲上升沿/下降沿所述第二序列信号的对应脉冲上升沿/下降沿对齐；

利用第五序列信号对所述第一序列信号和所述第二序列信号进行逻辑与、或、非运算，使得第五序列信号的每个脉冲上升沿/下降沿与所述第一序列信号和所述第二序列信号的对应脉冲上升沿/下降沿对齐。

3.根据权利要求1或2所述的倍压电路单元，其特征在于，所述第一序列信号与所述第二序列信号采用方波脉冲信号，所述第三序列信号、所述第四序列信号及所述第五序列信号采用尖峰脉冲信号。

4.根据权利要求3所述的倍压电路单元，其特征在于，所述第一序列信号和所述第二序列信号的脉冲间隔为一个开关时钟周期，所述第三序列信号及所述第四序列信号的脉冲间隔为n个开关时钟周期，所述第五序列信号的脉冲间隔为2n个开关时钟周期，其中n为大于2的自然数。

5.一种倍压电路单元控制方法，用于对倍压电路单元的开关元件进行通断控制，所述倍压电路单元包括第一支路和第二支路，所述第一支路上具有至少两个第一开关元件，所述第二支路上具有至少两个第二开关元件，其特征在于，

序列信号发生器在获得使能信号后，生成多个第一序列信号、多个第二序列信号、第三序列信号、第四序列信号及第五序列信号，其中所述第三序列信号、第四序列信号及第五序列信号均为校正信号；

所述第一序列信号用于对所述第一开关元件进行一对一的通断控制；

所述第二序列信号用于对所述第二开关元件进行一对一的通断控制；

所述第一序列信号与所述第二序列信号反相；

所述第三序列信号用于对各所述第一序列信号进行时序对齐的校正；

所述第四序列信号用于对各所述第二序列信号进行时序对齐的校正；

所述第五序列信号用于对所述第一序列信号和所述第二序列信号进行时序对齐的校正。

6.根据权利要求5所述的倍压电路单元控制方法，其特征在于，所述第三序列信号用于对各所述第一序列信号进行时序对齐的校正；所述第四序列信号用于对各所述第二序列信号进行时序对齐的校正；所述第五序列信号用于对所述第一序列信号和所述第二序列信号进行时序对齐的校正分别包括：利用所述第三序列信号对所述第一序列信号进行逻辑与、或、非运算，使得所述第三序列信号的每个脉冲上升沿/下降沿与所述第一序列信号的对应脉冲上升沿/下降沿对齐；

利用所述第四序列信号对所述第二序列信号进行逻辑与、或、非运算，使得所述第四序列信号的每个脉冲上升沿/下降沿所述第二序列信号的对应脉冲上升沿/下降沿对齐；

利用第五序列信号对所述第一序列信号和所述第二序列信号进行逻辑与、或、非运算，使得第五序列信号的每个脉冲上升沿/下降沿与所述第一序列信号和所述第二序列信号的对应脉冲上升沿/下降沿对齐。