[发明专利]倍压电路单元、多级倍压电路及其控制方法和存储介质

说明书

本申请公开了一种倍压电路单元、多级倍压电路及其控制方法和存储介质，倍压电路单元包括第一支路和第二支路，第一支路上具有至少两个第一开关元件，第二支路上具有至少两个第二开关元件；序列信号发生器，用于生成多个第一序列信号、多个第二序列信号、第三序列信号、第四序列信号及第五序列信号；第一序列信号用于对各第一开关元件进行通断控制；第二序列信号用于对各第二开关元件进行通断控制；第一序列信号与第二序列信号反相；第三序列信号用于对各第一序列信号时序对齐；第四序列信号用于对各第二序列信号时序对齐。上述方案允许各开关高频率动作，且保证了单级倍压单元内不同支路上开关的高对称性。

技术领域

本发明一般涉及倍压电路技术领域，具体涉及一种倍压电路单元、多级倍压电路及其控制方法和存储介质。

背景技术

倍压电路是实现电路升压的目的。一般，多级倍压电路由“开关及电容”实现，开关例如但不限于为三级管。每一级倍压电路包括4个升压开关，两级倍压电路之间有1个切换开关。可以通过应用处理器(Application Processor；简称AP)，经通用输入/输出(GeneralPurpose Input Output；简称GPIO)接口控制开关的动作。通常，实现N级倍压时，GPIO的数量范围在2N-1～5N-1之间。理想状态下，每级倍压电路的其中一支路的开关占用一个GPIO，另一之路信号由反相器生成，不占用GPIO资源。

在多级倍压电路中，多级倍压开关动作由AP作为核心处理单元负责，对GPIO进行时序控制非其主要任务，程序修改费时费力，且当开关储能对动作评论要求高时，多路GPIO频繁动作，需要调整现有程序的时序约束/路径延迟，甚至会改变软件架构。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种倍压电路单元、多级倍压电路及其控制方法和存储介质，能够对开关进行分立控制，允许开关高频率动作，且保证各级倍压电路单元不同路径上开关键的高对称性。

第一方面，本发明提供一种倍压电路单元，包括第一支路和第二支路，第一支路上具有至少两个第一开关元件，第二支路上具有至少两个第二开关元件；

序列信号发生器，用于生成多个第一序列信号、多个第二序列信号、第三序列信号、第四序列信号及第五序列信号，其中第三序列信号、第四序列信号及第五序列信号均为校正信号；

第一序列信号用于对第一开关元件进行一对一的通断控制；

第二序列信号用于对第二开关元件进行一对一的通断控制；

第一序列信号与第二序列信号反相；

第三序列信号用于对各第一序列信号进行时序对齐的校正；

第四序列信号用于对各第二序列信号进行时序对齐的校正；

第五序列信号用于对第一序列信号和第二序列信号进行时序对齐的校正。

进一步地，序列信号发生器还包括校正单元，校正单元配置用于：

利用第三序列信号对第一序列信号进行逻辑与、或、非运算，使得第三序列信号的每个脉冲上升沿/下降沿与第一序列信号的对应脉冲上升沿/下降沿对齐；

利用第四序列信号对第二序列信号进行逻辑与、或、非运算，使得第四序列信号的每个脉冲上升沿/下降沿第二序列信号的对应脉冲上升沿/下降沿对齐；

利用第五序列信号对第一序列信号和第二序列信号进行逻辑与、或、非运算，使得第五序列信号的每个脉冲上升沿/下降沿与第一序列信号和第二序列信号的对应脉冲上升沿/下降沿对齐。

进一步地，第一序列信号与第二序列信号采用方波脉冲信号，第三序列信号、第四序列信号及第五序列信号采用尖峰脉冲信号。