[发明专利]存储器及其操作方法

说明书

本发明公开了一种存储器，存储单元采用三个栅极结构和两个源漏区的结构，阵列结构中同一行中包括两根控制线和一根字线，分别连接存储单元对应的控制栅和选择栅，同一列中存储单元串联在一起，同一列的存储单元和两根位线连接，奇数行的各存储单元的第一源漏区和偶数行的各存储单元的第二源漏区都连接到第一位线，奇数行的各存储单元的第二源漏区和偶数行的各存储单元的第一源漏区都连接到第二位线，本发明的存储器的存储单元结构和阵列结构能实现推理操作，且推理操作的输入信号采用各行的所述字线的输入电流以及输出信号采用各列对应的位线的输出电压。本发明还公开了存储器的操作方法。本发明能实现存算一体操作。

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种存储器。本发明还涉及一种存储器的操作方法。

背景技术

如图1所示，是现有存储器的存储单元(Cell)的结构图；各存储单元1包括：第一栅极结构104、第二栅极结构105、第三栅极结构106、第一源漏区102和第二源漏区103。

所述第一栅极结构104由形成于半导体衬底101表面的第一栅介质层107、浮栅(Floating Gate，FG)108、第二栅介质层109和多晶硅控制栅110叠加而成。第一源漏区102和第二源漏区103通常为N+掺杂，半导体衬底101为P型掺杂的硅衬底。

所述第二栅极结构105由形成于半导体衬底101表面的第三栅介质层111和多晶硅栅112组成。

所述第三栅极结构106由形成于半导体衬底101表面的第一栅介质层107、浮栅108、第二栅介质层109和多晶硅控制栅110叠加而成。

由位于所述第一源漏区102和所述第二源漏区103之间的所述半导体衬底101组成沟道区。

所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106排列在所述第一源漏区102和所述第二源漏区103之间的所述沟道区表面上，由所述第一栅极结构104、所述第二栅极结构105和所述第三栅极结构106共同控制所述沟道区表面的沟道的形成。

所述第一栅极结构104的多晶硅控制栅110作为所述存储单元1的第一控制栅CCG0；所述第二栅极结构105的多晶硅栅112作为所述存储单元1的选择栅((select gate))CWL；所述第三栅极结构106的多晶硅控制栅110作为所述存储单元1的第二控制栅CCG1。

所述第一栅极结构104的浮栅108为第一存储位，所述第三栅极结构106的浮栅108为第二存储位。

第一源漏区102连接到源极S，第二源漏区103连接到漏极D。

现有存储器中，对存储位的编程通常都是采用源端热电子注入(SSI)，以对第二存储位进行编程为了说明如下：

编程的电压为：

选择栅CWL为1.4V，这会使第二栅极结构105底部的沟道形成；

第一控制栅CCG0为5V，这会使第一栅极结构104底部的沟道形成；

源极S提供一编程电流，大小如2μA；

漏极D加5.5V电压，第三控制栅CCG1加8V电压，漏极D和第三控制栅CCG1的电压会使所述第三栅极结构106底部产生较大耗尽区，电子通过沟道从源极S一侧流入到所述第三栅极结构106底部的耗尽区后会注入到所述第三栅极结构106的浮栅108中，实现编程，这种编程的电子注入方式即为源端热电子注入(SSI)，采用较小的编程电流即可实现。现有存储器无法实现单存储位操作，从而无法实现存算一体化。

发明内容

本发明所要解决的技术问题是提供一种存储器，能实现存算一体操作。为此，本发明还提供一种存储器的操作方法。