[发明专利]用于存储器的同时读取和预充电的系统、设备和方法

说明书

在一个实施例中，一种设备包括具有多个存储器单元的存储器阵列、耦合到多个存储器单元的多个位线、以及耦合到多个存储器单元的多个字线。存储器阵列可以进一步包括感测放大器电路，用于感测和放大存储在多个存储器单元中的存储器单元中的值。感测放大器电路可以包括：缓冲器电路，用于存储所述值，缓冲器电路耦合在感测放大器电路的第一内部节点与感测放大器电路的第二内部节点之间；以及均衡电路，用于在感测放大器电路与存储器阵列去耦合时对第一内部节点和第二内部节点进行均衡。描述了其他实施例，并要求它们的权利。

技术领域

实施例涉及存储器架构和控制。

背景技术

典型的计算系统包括一个或多个处理器以及与其耦合的一个或多个存储器。系统存储器通常由动态随机存取存储器(DRAM)形成。对DRAM的存储器访问可能是此类系统中的高瓶颈。由于DRAM存储器组织，DRAM存储器访问等待时间很高。为了从DRAM访问一条数据，首先将位线预充电到某个电压电平。然后发布激活命令以感测存储在行中的数据并将其保持在感测放大器/行缓冲器电路中。感测放大器起到感测存储在DRAM电容式位单元中的电荷，将其放大然后使其保持。此过程称为行激活。对相同的行的后续请求(行缓冲器命中)可以从感知放大器提供，并且不会遇到预充电和激活等待时间。在对不同行(行缓冲器未命中)进行另一个访问之前，位线再次被预充电。延迟此预充电直到到对不同的行的另一个激活命令到达使得更多的行缓冲器命中。然而，这些行缓冲器命中的代价是延迟传入的激活直到预充电完成。另一方面，在完成对行的访问之后立即预充电避免了延迟将来的激活，但会损害行缓冲器局部性。

存储器控制器通过在看到对行的最后一次请求之后或者直到下一次激活之前(以较早者为准)保持空闲行打开某段时间，从而在这两个极端之间进行权衡。尽管采用了此类的策略，但效率低仍然存在。

附图说明

图1是根据本发明的实施例的存储器架构的框图。

图2是根据实施例的位线列的示意图。

图3是根据实施例的感测放大器的示意图。

图4是根据本发明的实施例的预充电电路的示意图。

图5是根据实施例的在存储器内执行的控制操作的流程图。

图6A和图6B是根据实施例的存储器架构中的代表性信令的时序图。

图7是根据本发明的实施例的存储器控制器的框图。

图8是根据实施例的存储器控制器的进一步细节的框图。

图9是根据本发明的另一个实施例的方法的流程图。

图10是根据本发明的另一个实施例的方法的流程图。

图11是根据本发明的又另一个实施例的方法的流程图。

图12A是示出根据本发明的实施例的示例性有序流水线和示例性寄存器重命名、乱序发布/执行流水线的框图。

图12B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性寄存器重命名、无序发布/执行架构核两者。

图13A和图13B示出了更具体的示例性有序核架构的框图，该核是芯片中的若干个逻辑块(包括相同类型和/或不同类型的其他核)之一。

图14是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图。

图15是根据本发明一个实施例的系统的框图。

图16是根据本发明的实施例的第一更具体的示例性系统的框图。

图17是根据本发明的实施例的第二更具体的示例性系统的框图。

图18是根据本发明的实施例的SoC的框图。