[发明专利]基于RISC-V架构总线访问错误的改进系统及方法

说明书

本发明公开一种基于RISC‑V架构总线访问错误的改进系统，包括：异常优先级控制模块、中断控制模块和跳转控制模块。系统为总线访问错误分配中断编号，将总线访问错误作为中断源处理，异常优先级控制模块，用于将所有异常类型进行优先级排序，选择出当前优先级最高的异常类型并输出给跳转控制模块；中断控制模块，用于对总线访问错误和其他中断源进行统一管理，选择出当前优先级最高的中断源并输出给跳转控制模块；跳转控制模块，用于分析处理输入的异常类型、中断源和不可屏蔽中断，将分析处理后的信号输出给处理器内核。本发明将总线访问错误由上报异常改为上报中断，从而可以方便软件控制。

技术领域

本发明涉及低功耗内核中断及异常处理技术领域，尤其涉及一种基于RISC-V架构总线访问错误的改进系统及方法。

背景技术

中断机制(Interrupt)，即处理器核在顺序执行程序指令流的过程中突然被别的请求打断而中止执行当前的程序，转而去处理别的事情，待其处理完了别的事情，然后重新回到之前程序中断的点继续执行之前的程序指令流。其中，打断处理器执行程序指令流的“别的请求”便称之为中断请求(Interrupt Request)，而中断请求的来源则称之为中断源(Interrupt Source)，通常情况下，中断源主要来自外围硬件设备。而处理器转去处理“别的事情”便称之为中断服务程序(Interrupt Service Routine，ISR)。

中断处理是一种正常的机制，而非一种错误。处理器收到中断请求之后，需要保护当前程序现场，简称为保护现场。等到处理完中断服务程序之后，处理器需要恢复之前的现场，从而继续执行之前被打断的程序，简称为恢复现场。

异常(Exception)机制，即处理器核在顺序执行程序指令流的过程中突然遇到了异常的事情而中止执行当前的程序，转而去处理该异常。处理器遇到的“异常的事情”称为异常(Exception)。异常是由处理器内部事件或程序执行中的事件引起的，譬如本身硬件故障、程序故障，或者执行特殊的系统服务指令而引起的，简而言之是一种内因。异常发生后，处理器会进入异常服务处理程序。

非屏蔽中断(不可屏蔽中断，Non-Mask able Interrupt)是处理器内核的一根特殊的输入信号，往往用于指示系统层面的紧急错误(譬如外部的硬件故障等)。在遇到不可屏蔽中断之后，处理器内核会立即中止执行当前的程序，转而去处理该不可屏蔽中断错误。

需要注意的是，异常是不可以被屏蔽的，也就是说一旦发生了异常，处理器一定会停止当前操作转而进入异常处理模式。因此，中断和不可屏蔽中断在任何时候都可以被异常打断。

在大部分的处理器架构中，读写存储器出错通常会被视为一种非精确异步错误，由于访问存储器(简称访存)需要一定的时间，处理器往往不可能等到该访问结束才开始执行后续的指令(否则性能会很差)，而是会继续执行后续的指令。等到访存结果从目标存储器返回来之后，发现出现了访存错误并汇报错误，但是处理器此时可能已经执行到了后续的某条指令，难以精确定位。并且存储器返回的时间延迟也具有偶然性，无法被精确地重现。

如图1所示，在RISC-V架构中，访存出错会上报异常，譬如:load访问出错，会上报load access fault异常；store访问出错，会上报store access fault异常。由于在大部分的处理器架构中，load/store访问出错会被视为非精确异步错误，而异常又是不可屏蔽的，因此load/store访问出错上报异常会导致程序不可控制。

总的来说，由于load/store访问出错通常会被视为一种非精确异步错误，因此在RISC-V架构中，load/store访问出错上报异常会导致程序不可控制。

发明内容

为了解决上述技术问题，本发明提出一种基于RISC-V架构总线访问错误的改进系统及方法。在所述系统及方法中，总线访问出错，改为上报中断，而不是上报异常，这样总线访问出错会变得可控。