[发明专利]一种半导体结构的形成方法

说明书

本发明公开了一种半导体结构的形成方法，包括：在衬底上形成有芯模层及覆盖所述芯模层的牺牲层，刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层，采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理，最后去除所述图形化的牺牲层。在去除芯模顶部的牺牲层后，可形成侧壁垂直于晶圆表面的顶部为直角的芯模形貌，有利于后续侧墙和刻蚀工艺的作业，极大的改善了后续的双重图形刻蚀工艺窗口。

技术领域

本发明涉及半导体集成电路制造领域，尤其是涉及一种半导体结构的形成方法。

背景技术

随着半导体制造的工艺节点不断往下推进，关键尺寸不断缩小，已经超出了目前主流的光刻工艺的物理极限。在38nm及以下工艺节点的制造中，一般的会使用自对准双重成像工艺(Self-aligned Double Patterning，SADP)。在SADP工艺中，为方便后续的刻蚀工艺，要求作为硬掩模板的侧墙(spacer)的侧边形貌尽可能的垂直于晶圆表面。这就要求侧墙的芯模(core)顶端形貌尽可能的垂直于晶圆表面，避免出现“圆角”形貌(rounding)。由于各向同性刻蚀的湿法刻蚀工艺通常会导致芯模顶端出现圆角现象，影响后续的侧墙的形貌，最终影响后续的关键尺寸刻蚀工艺。目前的主流SADP工艺只能做到尽量减少芯模顶端圆角的效应，难以完全消除。

发明内容

本发明的目的在于提供一种半导体结构的形成方法，避免侧墙顶端出现“圆角”形貌，便于后续的双重图形刻蚀工艺，极大的改善刻蚀工艺窗口。

为了达到上述目的，本发明提供了一种半导体结构的形成方法，包括：

提供衬底，所述衬底上形成有芯模层及覆盖所述芯模层的牺牲层；

刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层；

采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理；

去除所述图形化的牺牲层。

可选的，去除所述图形化的牺牲层之后，所述半导体结构的形成方法还包括：

在所述图形化的芯模层侧壁形成侧墙。

可选的，所述侧墙的材料为氮化硅。

可选的，对所述图形化的芯模层执行细化处理之后，所述图形化的芯模层的横向宽度尺寸小于或等于38nm。

可选的，对所述图形化的芯模层执行细化处理之后，所述图形化的芯模层的侧壁与顶面之间构成的夹角介于90°-110°之间。

可选的，利用选择性湿法刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀。

可选的，所述芯模层的材料为氧化硅，所述牺牲层的材料为硅。

可选的，所述选择性湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵或氢氧化钾。

可选的，利用选择性干法刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀。

可选的，采用等离子体刻蚀工艺或湿法刻蚀工艺刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层。

本发明提供了一种半导体结构的形成方法，包括：在衬底上形成有芯模层及覆盖所述芯模层的牺牲层，刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层，采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理，再去除所述图形化的牺牲层。在去除芯模层顶部的牺牲层后，可形成侧壁垂直于晶圆表面的顶部为直角的芯模形貌，有利于后续侧墙和刻蚀工艺的作业，极大的改善了后续的双重图形刻蚀工艺窗口。

附图说明