[发明专利]静电放电防护元件

说明书

本发明公开了一种静电放电防护元件，包括：衬底、高压N阱区与高压P阱区。衬底具有第一区与第二区，第二区环绕所述第一区。高压N阱区配置于衬底上，高压P阱区配置于高压N阱区上。第一区配置于高压N阱区上，包括具有第一导电型的第一掺杂区、具有第二导电型且环绕第一掺杂区的第二掺杂区、具有第一导电型且环绕第二掺杂区的第三掺杂区。第二区配置于高压P阱区上，包括具有第二导电型的多个第四掺杂区与具有第一导电型的第五掺杂区。多个第四掺杂区间隔排列并环绕第一区，第五掺杂区环绕第一区与多个第四掺杂区中的每一个。

技术领域

本发明是有关于一种半导体装置，且特别是有关于一种具有静电放电防护功能的静电放电防护元件。

背景技术

以三阱工艺(Triple Well Process)设计的高压静电放电(ElectrostaticDischarge，ESD)元件已被广泛应用。应用于高压静电放电防护的元件中，高压MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)元件通常具有低导通电阻(Rdson)特性，因此在静电放电事件期间，静电放电电流可能集中在元件表面或漏极边缘，导致高电流和高电场物理性地破坏元件的结区域。并且，基于低导通电阻(Rdson)要求，在高压工艺上一般不会因静电放电防护性能而改变表面或横向布局设计规则(DesignRule)。然而，高压静电放电元件的静电放电防护性能通常取决于总宽度、表面和横向布局设计规则。

在静电放电防护性能上，高压静电放电元件一般具有高击穿电压(BreakdownVoltage)，但高压静电放电元件的触发电压(Trigger Voltage)通常比击穿电压高很多。因此在静电放电事件期间，在高压静电放电元件被触发以进行静电放电防护之前，受保护的元件或内部电路通常具有损坏风险。现有技术设计额外的静电放电检测电路以降低触发电压，但静电放电检测电路会增加布局面积。另一方面，在工艺上增加额外掩模与步骤以降低触发电压的方式将提高制造成本。

发明内容

有鉴于此，本发明提供一种半导体装置，可利用现有的三阱工艺制作出具有低触发电压、高承受电流、小布局面积的静电放电保护元件。

本发明的实施例提供一种静电放电防护元件，其中静电放电防护元件包含但不限于衬底、高压N阱区与高压P阱区。衬底具有第一区与第二区，第二区环绕第一区，衬底具有第一导电型。高压N阱区具有第二导电型且配置于衬底上，高压P阱区具有第一导电型且配置于高压N阱区上。第一区配置于高压N阱区上，第一区包括第一掺杂区、第二掺杂区与第三掺杂区。第一掺杂区具有第一导电型，第二掺杂区具有第二导电型且环绕第一掺杂区，第三掺杂区具有第一导电型且环绕第二掺杂区。第二区配置于高压P阱区上，第二区包括多个第四掺杂区与第五掺杂区。多个第四掺杂区具有第二导电型，多个第四掺杂区间隔排列并环绕第一区。第五掺杂区具有第一导电型，第五掺杂区环绕第一区与多个第四掺杂区中的每一个。

基于上述，本发明提出一种具低触发电压的静电放电防护元件。在高压N阱区中的P+掺杂区外侧配置具环状结构的N+掺杂区与P+掺杂区，并在环绕高压N阱区的高压P阱区中配置多个被P+掺杂区环绕且间隔排列的N+掺杂区，以在静电放电路径中提供多个寄生双极性晶体管，进一步降低静电放电防护元件的触发电压，并提升静电放电防护能力。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明一实施例所绘示的一种静电防护电路的简化上视图。

图2为沿图1的剖面线A-A’所绘示的剖面示意图。

图3为沿图1的剖面线B-B’所绘示的剖面示意图。

图4为沿图1的剖面线A-A’所绘示的剖面示意图的等效电路图。

图5为图4的等效电路的简化图。