[发明专利]存储器电路、其操作方法及数据读取方法

说明书

存储器电路包括第一字线、第一位线、第二位线、第一反相器、第二反相器，P型传输门晶体管和预充电电路。第一反相器耦接至第一存储节点。第二反相器耦接至所述第一存储节点和所述第一反相器。P型传输门晶体管耦接在所述第一存储节点和所述第一位线之间。P型传输门晶体管耦接至所述第一字线、所述第一反相器和所述第二反相器。预充电电路耦接至所述第一位线或所述第二位线。所述预充电电路配置为响应于第一信号，将所述第一位线或所述第二位线充电至预充电电压。所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。本发明的实施例还提供了存储器电路的操作方法及数据读取方法。

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器电路、其操作方法及数据读取方法。

背景技术

半导体集成电路(IC)工业已经制造了各种各样的数字器件以解决多种不同于领域中的问题。诸如存储器宏的这些数字器件中的一些数字器件配置为存储数据。例如，在一些应用中，高速缓存是可以在IC芯片上使用的特定的存储器宏。此外，在一些应用中，高速缓存可以配置为最近使用的存储数据，使得与访问位于IC芯片之外(即，片外)的存储器相比，可以通过访问高速缓存来实施近期数据的随后访问。通常，较大的高速缓存允许大量的近期数据被存储在芯片上，从而导致较少的片外存储器数据访问。较小存储器单元的设计能够实现更紧密的IC并加速整体IC性能。因此，期望选择6晶体管(6T)静态随机存取存储器(SRAM)。

发明内容

根据本发明的一方面，提供了一种存储器电路，包括：第一字线；第一位线；第二位线；第一反相器，耦接至第一存储节点；第二反相器，耦接至所述第一存储节点和所述第一反相器；P型传输门晶体管，耦接在所述第一存储节点和所述第一位线之间，并且耦接至所述第一字线、所述第一反相器和所述第二反相器；以及预充电电路，耦接至所述第一位线或所述第二位线，所述预充电电路配置为响应于第一信号，将所述第一位线或所述第二位线充电至预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。

根据本发明的另一方面，提供了一种存储器电路，包括：第一字线，在第一方向上延伸；第一位线，在不同于所述第一方向的第二方向上延伸；第二位线，在所述第二方向上延伸；第一存储器单元，位于所述第一位线和所述第二位线之间，所述第一存储器单元包括：第一存储节点；第一P型传输门晶体管，耦接至所述第一字线，并且耦接在所述第一存储节点和所述第一位线之间；以及第二存储节点，没有耦接至所述第二位线；第一预充电电路，具有耦接至所述第一位线的第一N型晶体管，并且配置为响应于第一信号，将所述第一位线充电至预充电电压；以及第二预充电电路，具有耦接至所述第二位线的第二N型晶体管，并且配置为响应于所述第一信号，将所述第二位线充电至所述预充电电压，所述预充电电压介于第一逻辑电平的电压和第二逻辑电平的电压之间。

根据本发明又一方面，提供了一种读取数据的方法，所述数据存储在第一存储器单元，所述方法包括：响应于第一信号，通过预充电电路的集合将第一位线和第二位线预充电至预充电电压，所述预充电电压介于第一逻辑电平的第一电压和第二逻辑电平的第二电压之间，所述第一位线耦接至所述第一存储器单元，预充电电路的集合耦接至所述第一位线和所述第二位线，并且所述数据是所述第一逻辑电平或所述第二逻辑电平；响应于第二信号导通传输门晶体管，包括：耦合所述第一位线和所述第一存储器单元的第一节点，所述第二信号不同于所述第一信号；以及朝向存储在所述第一存储器单元中的数据的电压，拉动所述第一位线的预充电电压；输出存储在所述第一存储器单元中的数据的电压，所述数据的电压为所述第一电压或所述第二电压。

附图说明

当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据一些实施例的存储器单元的电路图。

图2是根据一些实施例的具有图1的多个存储器单元的存储器单元阵列的框图。