[发明专利]一种纳米线围栅器件的形成方法

说明书

本申请提供一种纳米线围栅器件及其形成方法，在衬底上形成第一鳍以及第一鳍上的介电层，第一鳍包括交替层叠的第一外延层和第二外延层，介电层暴露第一鳍的沟道区域，第二外延层在沟道区域的侧壁表面与第二外延层在沟道区域的中央位置的掺杂浓度不同，例如第二外延层的侧壁表面的掺杂浓度高于中央位置，或者低于中央位置，去除沟道区域的第一外延层后，可以将沟道区域的第二外延层作为纳米线，形成包围纳米线的栅极，这样纳米线在不同位置的掺杂浓度不同，从而可以调整纳米线周围的栅极的不均匀的厚度带来的不均匀的开启电压，提高器件性能。

技术领域

本申请涉及半导体器件及其制造领域，特别涉及一种纳米线围栅器件的形成方法。

背景技术

随着集成电路制造工艺的不断发展，半导体器件特别是场效应晶体管(MOSFET)的关键尺寸不断减小，甚至已经降低至5nm及以下节点，而传统三栅或双栅的鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)在尺寸上受到限制。

环栅(Gate-all-around，GAA)纳米线(nanowire)晶体管成为研究及应用中的热点，其特征在于栅极将纳米线的沟道区完全包围，因此具有很好的栅控和驱动能力，是面向10nm及以下技术节点CMOS器件最具有潜力的解决方案，其中，环栅纳米线晶体管中的沟道区可以包括纳米线或纳米片(nanosheet)两种。

然而，现有的环栅纳米线晶体管的制造工艺中，存在栅源之间的开启电压沿沟道位置分布不均匀的问题，同时，随着沟道尺寸的缩小，会导致严重的窄沟道效应，从而影响器件性能。

发明内容

有鉴于此，本申请的目的在于提供一种纳米线围栅器件的形成方法，形成具有更高迁移率的纳米线。

为实现上述目的，本申请提供一种纳米线围栅器件的形成方法，包括：

在衬底上形成第一鳍以及所述第一鳍上的介电层，所述第一鳍包括交替层叠的第一外延层和第二外延层；所述介电层暴露所述第一鳍的沟道区域；所述第二外延层在沟道区域的侧壁表面与所述第二外延层在沟道区域的中央位置掺杂浓度不同；

去除所述沟道区域的第一外延层，将所述沟道区域的第二外延层作为纳米线；

形成包围所述纳米线的栅极。

可选的，所述在衬底上形成第一鳍以及所述第一鳍上的介电层，包括：

在衬底上形成由第三外延层和第四外延层交替层叠而成的第二鳍；

对所述第二鳍进行表面掺杂得到第一鳍，所述第一鳍中的第一外延层由所述第三外延层通过表面掺杂而成，所述第一鳍中的第二外延层由所述第四外延层通过表面掺杂而成；

在所述第一鳍上形成介电层。

可选的，所述对所述第二鳍进行表面掺杂得到第一鳍，包括：

在所述第二鳍的表面形成掺杂层，所述掺杂层中包括掺杂元素，所述掺杂元素扩散至所述第二鳍的表面，得到第一鳍；

去除所述掺杂层。

可选的，所述在所述第一鳍上形成介电层，包括：

形成覆盖所述第一鳍的沟道区域的伪栅极；

在所述伪栅极两侧的第一鳍中形成源漏区；

覆盖所述伪栅极两侧的第一鳍，以形成介电层；

去除所述伪栅极，以暴露出所述第一鳍的沟道区域。

可选的，所述在所述第一鳍上形成介电层，包括：

沉积介电材料层；

对所述介电材料层进行刻蚀，以暴露出所述第一鳍的沟道区域，形成介电层；