[发明专利]一种SRAM输出路径时序测试电路及测试方法

权利要求书

1.一种SRAM输出路径时序测试电路，其特征在于：包括诱导DFF、TDF控制电路、SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，所述TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，所述SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，所述输入mux切换控制电路与输入二路选择器MUX连接，所述诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，所述输出mux切换控制电路与输出二路选择器MUX连接，所述SRAM输入侧DFF、诱导DFF和SRAM输出侧DFF串成扫描链scan chain，所述EDA工具用于产生扫描使能信号Scan enable以及测试pattern，所述时钟控制模块OCC用于将测试pattern输入扫描链scan chain；

其中，在输入期间，扫描使能信号Scan enable为1，输入结束后，扫描使能信号Scanenable为0，在所述时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1。

2.如权利要求1所述的SRAM输出路径时序测试电路，其特征在于，所述监测电路与诱导DFF的输入端和输出端连接。

3.一种SRAM输出路径时序测试方法，应用于如权利要求1-2任一所述的测试电路，其特征在于，包括以下步骤：

监测电路检测到扫描使能信号Scan enable的下降沿时，输入mux切换控制电路将输入侧mux切换到SRAM读写控制电路，输出mux切换控制电路将输出侧mux切换到SRAM数据输出端Q；

向SRAM中写第一数值，然后将其读出；

向SRAM中写第二数值；

将SRAM的时钟输入端CLK切换到时钟控制模块OCC；

时钟控制模块OCC产生两个连续的function clock pulse；

将扫描链scan chain中的数据导出，并和EDA工具预期结果进行比对。

4.如权利要求3所述的SRAM输出路径时序测试方法，其特征在于，所述时钟控制模块OCC产生两个连续的function clock pulse之后，将扫描链scan chain中的数据导出之前还包括以下步骤：

当监测电路检测到扫描使能信号Scan enable的上升沿，输入mux切换控制电路将输入侧mux切换到输入侧DFF输出端，输出mux切换控制电路将输出侧mux切换到诱导DFF输出端。

5.如权利要求3所述的SRAM输出路径时序测试方法，其特征在于，所述监测电路实时获取诱导DFF的输入端和输出端数据。