[发明专利]一种SRAM输出路径时序测试电路及测试方法

说明书

本发明公开了一种SRAM输出路径时序测试电路及测试方法，该SRAM输出路径时序测试电路包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，输入mux切换控制电路与输入二路选择器MUX连接，诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，输出mux切换控制电路与输出二路选择器MUX连接。本发明的SRAM输出路径时序测试电路及方法可以测试SRAM的输出路径output path的TDF，增加测试覆盖率，从而保证芯片的可靠性。

技术领域

本发明涉及一种SRAM测试技术领域，特别涉及一种输出路径时序测试电路及测试方法。

背景技术

在数字电路中，静态随机存储器(SRAM：Static Random Access Memory)的使用非常广泛，在某些芯片中SRAM的面积占比会非常高。因而如何剔除有SRAM制造缺陷的芯片是量产测试的一个重要命题。内自建测试电路技术(BIST)是一种常用的高速测试手段，它是通过在SRAM电路外围搭配上专用的测试电路，实现SRAM高速自动测试。BIST可以测试SRAM内部的基本功能是否正常，它的缺陷是无法测试SRAM到output这条输出路径上是否存在制造缺陷，Stack-At-Fault(SAF)和Test-Delay-Fault(TDF)都无法测到。还有一些测试技术例如SCAN test只能测试SAF，而不能测量TDF。

发明内容

针对现有技术的不足，本发明目的之一在于提供一种SRAM输出路径时序测试电路。其采用如下技术方案：

一种SRAM输出路径时序测试系统，包括诱导DFF、TDF控制电路、待测SRAM、输入二路选择器MUX、输出二路选择器MUX、时钟控制模块、EDA工具，所述TDF控制电路包括监测电路、SRAM读写控制电路、输入mux切换控制电路和输出mux切换控制电路，所述SRAM输入侧DFF和SRAM读写控制电路均通过输入二路选择器MUX与SRAM输入端连接，所述输入mux切换控制电路与输入二路选择器MUX连接，所述诱导DFF输出端和SRAM输出端通过输出二路选择器与SRAM输出侧DFF连接，所述输出mux切换控制电路与输出二路选择器MUX连接，所述待测SRAM输入侧DFF、诱导DFF和待测SRAM输出侧DFF串成扫描链scan chain，所述EDA工具用于产生扫描使能信号Scan enable以及测试pattern，所述时钟控制模块OCC用于将测试pattern输入扫描链scan chain；

其中，在输入期间，扫描使能信号Scan enable为1，输入结束后，扫描使能信号Scan enable为0，在所述时钟控制模块OCC产生两个连续的function clock pulse后，扫描使能信号Scan enable变为1。

作为本发明的进一步改进，所述监测电路与诱导DFF的输入端和输出端连接。

本发明目的之二在于提供一种SRAM输出路径时序测试电路。其采用如下技术方案：

一种SRAM输出路径时序测试方法，应用于上述任一所述的测试电路，包括以下步骤：

监测电路检测到扫描使能信号Scan enable的下降沿时，输入mux切换控制电路将输入侧mux切换到SRAM读写控制电路，输出mux切换控制电路将输出侧mux切换到SRAM数据输出端Q；

向待测SRAM中写第一数值，然后将其读出；

向待测SRAM中写第二数值；

将待测SRAM的时钟输入端CLK切换到时钟控制模块OCC；