[发明专利]用于三维存储器元件的半导体结构及其制造方法

说明书

本发明提供一种用于三维存储器元件的半导体结构及其制造方法。在制造方法中，使用清洁等离子体来清除因狭缝刻蚀而在衬底浅层中形成的杂质掺杂区，再形成导电插塞于狭缝中，以减少导电插塞和衬底间的接触电阻。所形成的导电插塞底部具有缩小的颈部结构和再增大的底部结构。

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种用于三维存储器元件的半导体结构及其制造方法。

背景技术

非易失性存储器元件由于具有使存入的数据在断电后也不会消失的优点，因此成为个人电脑和其他电子设备所广泛采用的一种存储器元件。为了进一步地提升存储器元件的积集度，发展出一种三维非易失性存储器。然而，仍存在许多与三维非易失性存储器相关的挑战。

发明内容

本发明提供一种用于三维存储器元件的半导体结构及其制造方法，以解决因狭缝刻蚀在衬底表层留下杂质，造成接触电阻上升的问题。

上述用于三维存储器元件的半导体结构包括衬底、堆叠结构、多个通道柱、多个隔离绝缘层和多个导电插塞。上述的堆叠结构配置于所述衬底上，其中所述堆叠结构包括交替堆叠的多个绝缘层与多个控制栅极层，且所述堆叠结构具有垂直贯穿所述堆叠结构的多个通道开孔，和位于相邻两列通道开孔之间并垂直贯穿所述堆叠结构的多个狭缝。上述的多个通道柱分别位于所述多个通道开孔内并接触所述衬底，其中所述多个通道柱由外至内依序包括阻隔绝缘层、电荷储存层、隧穿绝缘层、通道层和核心层。上述的多个隔离绝缘层位于所述多个狭缝的内壁上。而上述的多个导电插塞，分别位于所述多个隔离绝缘层之间，其中每一所述导电插塞的底部具有缩小的颈部结构和再增大并伸入所述衬底的底部结构。

依据一些实施例，其中所述狭缝的高宽比为30-60。

依据另一些实施例，其中所述狭缝的深度为3-12μm。

依据又一些实施例，其中所述导电插塞的所述底部结构伸入衬底的深度为

上述用于三维存储器元件的半导体结构的制造方法，包括下述步骤。先形成堆叠结构在衬底上，所述堆叠结构包括交替堆叠的多个绝缘层与多个牺牲层。再形成多个通道开孔，垂直贯穿所述堆叠结构并暴露所述衬底。在所述多个通道开孔中，由外至内依序形成阻隔绝缘层、电荷储存层、隧穿绝缘层、通道层和核心层。接着，形成多个狭缝，垂直贯穿所述堆叠结构并暴露所述衬底，所述多个狭缝位于相邻两列通道开孔之间，其中暴露出的所述衬底表层具有杂质掺杂区。然后更换所述堆叠结构中的所述多个牺牲层，形成多个控制栅极层于相邻绝缘层之间。再形成多个隔离绝缘层于所述多个狭缝的内壁上，并刻蚀位于所述衬底表面的隔离绝缘层，形成狭缝开口以暴露出所述衬底。然后更换所述衬底表层的所述杂质掺杂区，形成底部开口。再来，形成多个导电插塞于述隔离绝缘层之间，所述导电插塞具有位于所述狭缝开口中的缩小颈部结构和位于所述底部开口中的增大底部结构。

依据一些实施例，其中更换所述杂质掺杂区的方法包括使用清洁等离子体的干法刻蚀，所述清洁等离子体的加速电场的偏压功率为30-100W，等离子体产生器的频率为0.1-60MHz。

依据另一些实施例，当所述杂质掺杂区中的杂质包括碳和氟时，所述清洁等离子体的气体源包括含卤素的气体以及含氢的气体，还可以包括钝气。

依据又一些实施例，其中形成所述多个导电插塞的步骤，还包括在所述衬底表面形成金属硅化物。

基于上述，在所提供的三维存储器元件的半导体结构的制造方法中，使用清洁等离子体来清除杂质掺杂区的步骤，将狭缝刻蚀步骤中所生成的杂质掺杂区清除掉，以减少导电插塞和衬底之间的接触电阻。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A-1F是依据本发明实施例所绘示的半导体结构的制造流程剖面示意图。

图2是图1B的俯视示意图。