[发明专利]一种基于内存内计算的高低位合并电路结构

权利要求书

1.一种基于内存内计算的高低位合并电路结构，其特征在于，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，其中：

所述整体时序控制模块分别与所述行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；

所述行地址译码模块与所述字线驱动模块相连；

所述字线驱动模块与所述SRAM存储阵列相连，且所述SRAM存储阵列又与所述列地址译码模块以及输出模块相连；

所述SRAM存储阵列由若干Block模块组成，所述Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与所述列地址译码模块以及输出模块相连，其中：

通过所述SRAM存储阵列将待处理数据存储到相邻的两列SRAM单元中，再一次性打开N行字线，然后将相邻两列上的位线电压降进行合并处理，从而一次性读出2N位的二进制数据；

具体来说，针对单元模块BlockN×2，在计算开始之前，在CELL0-CELL2N-1中存入二进制数据；

在预充阶段，开关SW1、SW2、SW3闭合，SW4、SW5断开，WL0-WLN-1为低电平，PRE信号为低电平，P0、P1、P2、P3导通，BL0、BLB0、BL1、BLB1预充到VDD，电容C1上端与C2上端被预充到VDD；

在低四位读取阶段，SW2、SW3闭合，SW1、SW4、SW5断开，运用脉冲宽度调制技术同时打开位线WL0-WLN-1，这样在C2上就能形成一个电压差，且这个电压差的大小与低位数据所对应的十进制数大小成比例；

低位数据进行1/16操作阶段时，SW2、SW5断开，SW3闭合，先闭合SW1，通过P1将BLB0和C1上端预充到VDD，再断开SW1，闭合SW4，这样C1、C2就并联起来了，断开SW4后C2上的电压差变成了原来的一半，重复以上操作可以使C2上的电压差变成原来电压差的1/16；高位读取阶段与低位读取阶段类似，SW1、SW3闭合，SW2、SW4、SW5断开，打开位线后就能在C1上就能形成一个电压差，且这个电压差的大小与高位数据所对应的十进制数大小成比例；

高低位合并阶段，SW1、SW2、SW4断开，将SW3断开后闭合SW5，这样C1、C2就串联起来了，最终在串联的电容上形成的电压差就是最终的结果。

2.根据权利要求1所述基于内存内计算的高低位合并电路结构，其特征在于，所述SRAM存储阵列中的存储单元为传统6管SRAM单元，具体包括：

四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；

PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器交叉耦合；

NMOS晶体管N2和NMOS晶体管N3作为传输管，其中：

NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与字线WL相连，NMOS晶体管N2的漏极与存储节点Q相连；

NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与字线WL相连，NMOS晶体管N3的漏极与存储节点QB相连。

3.根据权利要求1所述基于内存内计算的高低位合并电路结构，其特征在于，在所述Block模块中，N行2列的SRAM单元分别记为CELL0-CELL2N-1，其中：

CELL0-CELLN-1的位线BL端连在BLM上，CELL0-CELLN-1的位线BLB端连接在BLBM上；

CELLN-CELL2N-1的位线BL端连在BLM+1上，CELLN-CELL2N-1的位线BLB端连在BLBM+1上；

CELL0-CELLN-1、CELLN-CELL2N-1的字线WL端与WL0-WLN-1相连；

然后BLM，BLBM，BLM+1，BLBM+1再接入高低位合并的结构中。