[发明专利]一种基于内存内计算的高低位合并电路结构

说明书

本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种基于内存内计算的高低位合并电路结构。

背景技术

近年来，随着机器学习、边缘计算等一些应用领域的迅猛发展，对计算速度以及能量效率有了更高的要求。然而传统的冯诺依曼结构计算机其计算与存储分离的特点是阻碍这些应用发展的一个重要因素。当计算的并行度不断增加时，所需数据传输的带宽限制了计算速度，通常称之为冯诺依曼瓶颈，同时随着工艺技术和摩尔定律的发展，计算单元的功耗越来越低，而与之对应的却是存储器读写功耗比例的不断上升，计算与存储的矛盾日益凸显。为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取的能量消耗，同时在计算速度和能效上得到提高。

基于静态随机存储器(Static Random Access Memory，缩写为SRAM)的内存内计算用的最多的一个操作就是多行读取，即一次性开启多行存储阵列，再观察位线上的电压降。但是由于一次性开启多行，容易导致存储单元内的数据发生反转，且随着一次性开启行数的增加，计算的精确度也会随之下降。

发明内容

本发明的目的是提供一种基于内存内计算的高低位合并电路结构，该电路结构简单，通过高低位合并操作就可以提高数据的读取效率，并提高内存的吞吐量。

本发明的目的是通过以下技术方案实现的：

一种基于内存内计算的高低位合并电路结构，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，其中：

所述整体时序控制模块分别与所述行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；

所述行地址译码模块与所述字线驱动模块相连；

所述字线驱动模块与所述SRAM存储阵列相连，且所述SRAM存储阵列又与所述列地址译码模块以及输出模块相连；

所述SRAM存储阵列由若干Block模块组成，所述Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与所述列地址译码模块以及输出模块相连，其中：

通过所述SRAM存储阵列将待处理数据存储到相邻的两列SRAM单元中，再一次性打开N行字线，然后将相邻两列上的位线电压降进行合并处理，从而一次性读出2N位的二进制数据。

所述SRAM存储阵列中的存储单元为传统6管SRAM单元，具体包括：

四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；

PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器交叉耦合；

NMOS晶体管N2和NMOS晶体管N3作为传输管，其中：