[发明专利]一种功率半导体器件及其制造方法

说明书

本发明提出一种具有结势垒区和短横向沟道的功率半导体器件及其制造方法，通过体区和隔离栅，在较低漏极电压时快速耗尽结势垒区，形成耗尽层，阻断栅漏之间的电容耦合，同时利用横向沟道和纵向结势垒区域，降低了栅沟道边界PN结在关态时的电场强度，抑制了穿通的发生，可以实现更小的栅极长度，降低了米勒电容，降低了栅开关带来的动态损耗，优化了器件的开关性能，此外，槽形隔离栅辅助耗尽漂移区，提高漂移区掺杂浓度，实现了较低的导通电阻。

技术领域

本发明涉及半导体器件技术领域，涉及一种具有优化开关性能的功率半导体器件及其制造方法。

背景技术

功率半导体器件是实现电能转换和控制必不可少的核心器件，是弱电控制强电的桥梁。低压VDMOS(12V–250V)被广泛应用在诸如直流变压器和三项反相器等电路中，为了降低功耗、提高器件效率，可以利用其他专利中所提出的RESURF阶梯氧化层(RSO)结构(US7372103B2)或者超结技术(US5216275A)来实现较低的比导通电阻。然而，随着现代功率系统工作频率的不断提高，器件开关过程中所带来的动态损耗所占比例日益增加，极大地影响了功率器件的开关性能。因此，需要对功率器件结构进行优化设计，降低开关过程所带来的动态损耗。

功率VDMOS作为电源管理系统的常用开关器件，其栅漏电容(C_GD)因米勒效应成为器件中最关键的寄生电容之一，动态损耗、器件的栅开启和关断时间与器件的栅-漏电容，即米勒电容密切相关，因此，降低米勒电容对器件减少开关损耗和提高开关速度起到举足轻重的作用。

B.J Baliga与Zeng Jun等人在美国专利US6621121B2与US6683346B2中分别提出了分离栅结构用以优化器件的动态特性，如图1所示，分离栅VDMOS作为一种新型功率半导体器件，利用分离栅结构减小了栅极与漏极之间的交叠面积，分离栅阻断了栅漏之间的耦合，米勒电容减小。然而，引入的分离栅结构也减小了开态栅极积累区，增加了导通电阻，限制了器件优值。此外，因接地的分离栅而额外引入的栅-源电容也限制了分离栅VDMOS的性能。亟待更有效的结构提高器件的开关特性，降低开关损耗。

发明内容

本发明目的在于优化器件的开关性能，降低开关功耗，提出一种具有低米勒电容的功率半导体器件及其制造方法。

为实现上述发明目的，本发明技术方案如下：

一种功率半导体器件，包括第一导电类型半导体衬底1，所述第一导电类型半导体衬底1底部与漏电极2相连；所述第一导电类型半导体衬底1上部有第一导电类型半导体外延层3；所述第一导电类型半导体外延层3内有介质槽5，介质槽5内有隔离栅6；所述第一导电类型半导体外延层3上部具有第二导电类型半导体体区8，所述第二导电类型半导体体区8内有第二导电类型半导体体接触区9和第一导电类型半导体源区10；所述第二导电类型半导体体接触区9和第一导电类型半导体源区10都与源电极11相连；所述第二导电类型半导体体区8与介质槽5之间有结势垒区4，所述结势垒区4与隔离栅6之间为屏蔽栅介质层7；所述第二导电类型半导体体区8上部有栅介质层12；所述栅介质层12顶部与多晶硅栅极13相连；所述器件顶有钝化层14，所述钝化层14覆盖多晶硅栅极13。

作为优选方式，所述结势垒区4和屏蔽栅介质层7深度相同。

作为优选方式，所述结势垒区4下界面与第二导电类型半导体体区8下表面平齐，或结势垒区4下界面在第二导电类型半导体体区8下表面上方。

作为优选方式，所述第一导电类型半导体外延层3与结势垒区4的掺杂浓度不同.

作为优选方式，结势垒区4为非均匀掺杂。

作为优选方式，所述隔离栅6为阶梯状或梯形。

作为优选方式，所述介质槽5采用二氧化硅、碳化硅、砷化镓、氮化镓、二氧化铪、二氧化钛、含氟氧化硅、含碳氧化硅其中一种材料；或采用多层变介电常数结构。