[发明专利]自主占空比校准

说明书

本申请案涉及自主占空比校准。本文中揭示具有时钟失真校准电路的电路装置及系统的若干实施例。在一个实施例中，电路装置包含用来校准时钟信号的时钟失真校准电路。所述时钟失真校准电路经配置以确定何时满足一或多个占空比校准DCC条件。当所述满足DCC条件时，所述时钟失真校准电路经配置以分别调整与第一电压信号及第二电压信号的第一占空比及第二占空比中的至少一者相关联的微调值。在一些实施例中，所述时钟失真校准电路经配置以在所述电路装置及/或系统保持处于通电状态时，使用所述经调整微调值校准所述第一电压信号及所述第二电压信号的所述第一占空比及所述第二占空比中的至少一者，以解决在各种电压及/或温度下遇到的占空比失真。

技术领域

所揭示实施例涉及电路装置及系统且特定来说，涉及具有自主占空比校准能力的电路装置。

背景技术

时钟信号用来协调电路装置中的电路的动作。在一些装置中，这些信号可为单端时钟信号，其中信号通过电压发射且参考固定电势(例如，接地节点)。在此类装置中，一个导体承载时钟信号，而另一导体承载参考电势。其它电路装置可使用采用两个互补(例如，反相)电压信号来发射一个信息信号的差分时钟信号。此类装置中的接收器通过检测互补电压信号之间的电势差来提取信息。每一互补电压信号由其自身导体承载，这意味着差分信令通常比单端信令需要更多导线及因此更多空间。尽管存在这个缺点，但差分信令与单端信令相比具有许多益处。例如，因为两个电压信号相对于共模电压具有相等振幅及相反极性，所以由每一信号生成的返回电流及电磁干扰相平衡且相互抵消，这是在高频率下尤其明显的优点。这又减少与其它附近信号的串扰。另外，通常将由外部源引入的电磁干扰或串扰添加到每一电压信号，因此当接收器获取两个信号之间的电势差时，干扰或串扰的幅值减小。此外，差分信令提供更直接的逻辑状态确定程序，允许更精确的时序，且在较低电压下维持足够信噪比。即便如此，任一类型的时钟信令都不对占空比失真免疫。

时钟信号的占空比是时钟信号的脉冲时间与其循环周期的比率。由于各种根源(包含构成时钟树的放大器、时钟树的放大器级之间的大传播距离及/或寄生导体电容)，时钟信号的占空比可能变得失真。占空比的失真使由电路装置中的时钟信号界定的时序余量偏斜。因此，使用失真时钟信号的电路可在其中具有传送及/或处理数据的较小时序窗，这可能导致减小的脉冲宽度、数据错误及不可靠的电路性能。随着输入/输出速度增大(例如，随着时钟信号的循环减小)，减少占空比失真也变得越来越具挑战性，这意味着在高输入/输出速度下占空比失真的后果更加明显。另外，由于沿界定时钟信号路径的时钟树的对应时钟分支定位的不同失真根源，不同位置处(例如，不同电路裸片上)的电路可能经历不同程度的时钟信号占空比失真。因此，期望尤其随着输入/输出速度增大，在沿时钟信号路径的最靠近电路的点处减轻时钟信号的占空比失真。

发明内容

在一个方面，本申请案涉及一种包括时钟失真校准电路的半导体装置，其经配置以：确定何时满足一或多个占空比校准(DCC)条件；及当满足所述一或多个DCC条件时，分别调整与第一电压信号及第二电压信号的第一占空比及第二占空比中的至少一者相关联的微调值。

在另一方面，本申请案涉及一种方法，其包括：确定何时满足一或多个占空比校准(DCC)条件；及当满足所述一或多个DCC条件时，使用线性搜索调整微调值，其中所述微调值分别与第一电压信号及第二电压信号的第一占空比及第二占空比中的至少一者相关联。

在另一方面，本申请案涉及一种方法，其包括：确定何时满足一或多个占空比校准(DCC)条件；及当满足所述一或多个DCC条件时使用二分搜索调整微调值，其中所述微调值分别与第一电压信号及第二电压信号的第一占空比及第二占空比中的至少一者相关联。

附图说明

图1是具有根据本发明的实施例配置的电路装置的系统的框图。

图2是根据本发明的实施例的具有时钟失真校准电路的电路裸片的框图。

图3A及3B是说明根据本发明的实施例的操作时钟失真校准电路的方法的流程图。