[发明专利]电流比较读电路

说明书

本发明公开了一种用于嵌入式非易失性存储器的电流比较读电路，包括第一MOS和第二MOS的第一连接端和第四连接端连接电源,第一MOS和第二MOS的第二连接端分别连接第三MOS和第四MOS的第二连接端，第三MOS第一连接端连接存储单元，存储单元另一端连接地，第四MOS第一连接端连接恒流源，恒流源另一端连接地，第三MOS和第四MOS的第四连接端连接地，第一MOS和第二MOS的第三连接端作为该电流比较读电路的第一信号连接端,第三MOS和第四MOS的第三连接端作为该电流比较读电路的第二信号连接端。本发明在不增大面积的条件下，能降低eflash IP读出功耗。

技术领域

本发明涉及集成电路领域，特别是涉及一种用于嵌入式非易失性存储器(EflashMemory)的电流比较读电路。

背景技术

嵌入式非易失性存储器(EFLASH MEMORY)在系统断电之后，可以很好地保存数据而广泛应用于汽车电子、智能家居等行业。随着这些行业的兴起，市场对存储器的需求越来越多，同时对其性能的要求也越来越高。影响嵌入式非易失性存储器(EFLASH MEMORY)竞争力的关键指标有很多，其中最为关注的是读相关的指标，包括读出速度及读功耗。

嵌入式非易失性存储器(EFLASH MEMORY)传统电流比较读出电路如图1所示，Icell为地址对应存储单元(bitcell)的导通电流，Iref为外加参考电流。电流比较读出电路通过对比Icell与Iref的电流幅值大小，确定读出数据。数据锁存电路如图2所示，当bitcell存储数据为“0”，Icell电流幅值大于Iref电流幅值，电压Vcl0i小于电压Vcl1i，经过锁存器输出dout为“0”；当bitcell存储数据“1”，Icell电流幅值小于Iref电流幅值，电压Vcl0i大于电压Vcl1i，输出dout为“1”。电流比较读出电路时序控制如图3所示。A信号为使能信号，当其为低电平时，pm1管导通，电源VDD对选中bitline进行充电(precharge)，Vcl0&Vcl1电压上升稳定在650mv。当充电完成时，bitline端电流为Icell，参考端电流为镜像电流Iref。当A信号为高电平时，pm1管关断，寄生电容开始对地放电(discharge)。由于Icell电流幅值与Iref电流幅值不同，两端的放电速度不同，导致电压Vcl0i&Vcl1i下降速度不同。bitcell存储数据“0”，Icell>Iref，Vcl0i电压的下降速度大于参考端Vcl1i电压的下降速度；bitcell存储数据“1”，Icell<Iref，Vcl0i电压的下降速度小于参考端Vcl1i电压的下降速度。C信号为nm2使能信号，当其为高电平，pm2&nm2导通，latch锁存电路上电。当Vcl0i与Vcl1i电压差值超过锁存电路的分辨率，lat0&lat1会翻转成高低电平。D信号是区块选择信号，选中区块在数据读出过程为高，out0&out1经过逻辑电路，输出数据dout。

读出电路功耗分动态功耗和静态功耗，其中动态功耗由电容充放电产生的功耗、pmos和nmos同时导通形成的瞬态短路功耗决定。电容充放电功耗：P1＝A*C*V*f，其中A是占空比，即充放电时间占总时间的比例，C是bitline电容及寄生电容，V是电源电压，f是时钟频率。电路设计bitcell电容由工艺决定，存储容量及时钟频率由客户决定。在工艺和客户产品决定的前提下，能否降低电源电压、减小寄生电容是减小动态功耗的关键。

传统设计通过增加信号线之间的间距，减小寄生电容降低读出动态功耗，但增加间距会大大增加版图面积，从而减低eflash IP的市场竞争力。从图1可知，Vcli电压由电源电压提供，且小于电源电压。在传统设计中，读出电路的电源电压是1.2V，32个读出电路的功耗约为210uA，占eflash memory IP读功耗的30％。因此，降低读出电路功耗对降低整个eflash IP功耗具有十分重要的意义。

发明内容

本发明要解决的技术问题是提供一种在不增大面积的条件下，能降低eflash IP读出功耗的电流比较读电路。