[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底接触；栅极隔离结构，贯穿栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，导电通道与半导体衬底接触，隔离层将栅极导体层与导电通道彼此隔离，栅线隙在预定区域断开形成缺口，以使位于不同存储区域的栅极导体层在缺口处电相连，其中，栅线隙包括靠近缺口的端部、延伸部以及用于连通端部与延伸部的连接部，连接部靠近端部的通道尺寸小于靠近延伸部的通道尺寸，以限定端部的腔体体积，从而提高了隔离层厚度的均匀性。

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

3D存储器件采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，通过形成在栅线隙(Gate LineSlit,GLS)中的导电通道形成阵列供源极(Array common source,ACS)，并通过形成在栅线隙中的隔离层将导电通道与栅极导体层分隔。3D存储器件采用栅线隙在预定区域断开形成的缺口，使位于不同存储区域的栅极导体层在缺口处电相连，其中，一般采用刻蚀工艺形成附着在栅线隙的侧壁的隔离层。

然而，在现有技术中，由于位于缺口处的栅线隙的腔体尺寸过大，通过刻蚀工艺很难在缺口处的栅线隙形成厚度均匀的隔离层，因此在隔离层较薄的位置，容易造成导电通道与栅极导体层短接，降低了器件的可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过改变栅线隙连接部的通道尺寸，限定了栅线隙靠近缺口的端部的腔体的体积，从而解决了上述问题。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的栅极导体层与层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底接触；栅极隔离结构，贯穿所述栅叠层结构以划分出多个存储区域，包括形成于栅线隙中的导电通道和隔离层，所述导电通道与所述半导体衬底接触，所述隔离层将所述栅极导体层与所述导电通道彼此隔离，所述栅线隙在预定区域断开形成缺口，以使位于不同所述存储区域的所述栅极导体层在所述缺口处电相连，其中，所述栅线隙包括靠近所述缺口的端部、延伸部以及用于连通所述端部与所述延伸部的连接部，所述连接部靠近所述端部的通道尺寸小于靠近所述延伸部的通道尺寸，以限定所述端部的腔体体积。

优选地，在沿所述延伸部至所述端部的方向上，所述连接部的通道尺寸逐渐缩小。

优选地，每个所述存储区域包括阻隔区，所述3D存储器件还包括多个阻隔结构，贯穿所述栅叠层结构，并与所述半导体衬底接触，每个所述阻隔结构位于相应的所述阻隔区，其中，所述预定区域的位置包括相邻的所述阻隔结构之间。

优选地，每个所述存储区域还包括存储阵列区与字线连接区，其中，所述预定区域的位置还包括所述存储阵列区与所述字线连接区相邻处。

优选地，所述隔离层覆盖所述栅线隙的侧壁，其中，位于所述端部、所述延伸部以及所述连接部的所述隔离层的厚度相同。