[发明专利]数据锁存电路、像素电路、阵列基板及液晶显示面板

权利要求书

1.一种数据锁存电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，且所述锁存电路内所有所述晶体管的掺杂类型相同；

所述第一晶体管在第一节点的控制下将第一电压信号端的信号提供给第二节点，其中所述第一节点还分别与数据写入晶体管的第一极和第一驱动晶体管的控制端相连；

所述第二晶体管在第二电压信号端的控制下将所述第二电压信号端的信号提供给第二节点，其中，所述第二节点与第二驱动晶体管的控制端相连；

所述第三晶体管在所述第二节点的控制下将所述第一电压信号端的信号提供给第三节点；

所述第四晶体管在所述第二电压信号端的控制下将所述第二电压信号端的信号提供给所述第三节点；

所述第五晶体管在所述第三节点的电位的控制下将所述第二电压信号端的信号提供给所述第一节点；

其中，所述第一晶体管的沟道宽长比大于所述第二晶体管的沟道宽长比，所述第三晶体管的沟道宽长比大于所述第四晶体管的沟道宽长比。

2.如权利要求1所述的数据锁存电路，其特征在于，所述第一晶体管的栅极与所述第一节点相连，所述第一晶体管的第一极与所述第一电压信号端相连，所述第一晶体管的第二极与所述第二节点相连。

3.如权利要求1所述的数据锁存电路，其特征在于，所述第二晶体管的栅极和所述第二晶体管的第一极均与所述第二电压信号端相连，所述第二晶体管的第二极与所述第二节点相连。

4.如权利要求1所述的数据锁存电路，其特征在于，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的第一极与所述第一电压信号端相连，所述第三晶体管的第二极与所述第三节点相连。

5.如权利要求1所述的数据锁存电路，其特征在于，所述第四晶体管的栅极和所述第四晶体管的第一极均与所述第二电压信号端相连，所述第四晶体管的第二极与所述第三节点相连。

6.如权利要求1所述的数据锁存电路，其特征在于，所述第五晶体管的栅极与所述第三节点相连，所述第五晶体管的第一极与所述第二电压信号端相连，所述第五晶体管的第二极与所述第一节点相连。

7.一种像素电路，其特征在于，包括：如权利要求1-6任一项所述的数据锁存电路，以及与所述锁存电路相连的数据写入晶体管、第一驱动晶体管和第二驱动晶体管；

所述数据写入晶体管在扫描信号端的控制下将数据信号端的数据信号提供给第一节点；

所述第一驱动晶体管在所述第一节点的控制下将第一时钟信号端的信号提供给像素电极；

所述第二驱动晶体管在第二节点的控制下将第二时钟信号端的信号提供给所述像素电极。

8.如权利要求7所述的像素电路，其特征在于，所述数据写入晶体管的栅极与所述扫描信号端相连，所述数据写入晶体管的第一极与所述数据信号端相连，所述数据写入晶体管的第二极与所述第一节点相连。

9.如权利要求7所述的像素电路，其特征在于，所述第一驱动晶体管的栅极与所述第一节点相连，所述第一驱动晶体管的第一极与所述第一时钟信号端相连，所述第一驱动晶体管的第二极用于与所述像素电极相连。

10.如权利要求7所述的像素电路，其特征在于，所述第二驱动晶体管的栅极与所述第二节点相连，所述第二驱动晶体管的第一极与第二时钟信号端相连，所述第二驱动晶体管的第二极用于与所述像素电极相连。

11.如权利要求7-10任一项所述的像素电路，其特征在于，所有所述晶体管均为N型晶体管，或所有所述晶体管均为P型晶体管。

12.一种阵列基板，其特征在于，包括如权利要求7-11任一项所述的像素电路，以及与所述像素电路电连接的像素电极。

13.一种液晶显示面板，其特征在于，包括如权利要求12所述的阵列基板、公共电极和液晶层，所述公共电极与公共电极线相连，所述公共电极与所述像素电极共同驱动所述液晶层中的液晶翻转。