[发明专利]数据锁存电路、像素电路、阵列基板及液晶显示面板

说明书

本发明公开了一种数据锁存电路、像素电路、阵列基板及液晶显示面板，该数据锁存电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，且所述数据锁存电路内所有所述晶体管的掺杂类型相同；所述第一晶体管的沟道宽长比大于所述第二晶体管的沟道宽长比，所述第三晶体管的沟道宽长比大于所述第四晶体管的沟道宽长比。本发明数据锁存电路内的所有晶体管均为同种掺杂类型的晶体管，极大地降低了数据锁存电路的制作工艺的难度，同时也节约了生产成本。

技术领域

本发明涉及显示技术领域，尤其涉及一种数据锁存电路、像素电路、阵列基板及液晶显示面板。

背景技术

目前，可穿戴设备由于其尺寸小，一般具有低频低色域的特点，频率低则导致像素每帧保持时间很长，而无论是P型晶体管还是N型晶体管都有存在漏电流，无法长时间保持像素电压稳定。于是市场推出一款采用MIP(memory in pixel)技术的超低功耗型液晶显示面板，即在液晶显示面板的像素电路中加入数据锁存电路，将数据电压锁存在像素电路预设的节点中，并持续刷新像素电压，可长时间维持电压稳定。

但是相关技术中数据锁存电路由两个CMOS非门构成，即该数据锁存电路内包括两个P型晶体管和两个N型晶体管，针对半导体薄膜晶体管而言，在有源层进行两种掺杂，极大的增加了制作工艺难度和生产成本。

因此，如何简化数据锁存电路的制作工艺是本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种数据锁存电路、像素电路、阵列基板及液晶显示面板，用以解决相关技术中像素电路中的数据锁存电路制作工艺难度大的问题。

第一方面，本发明实施例提供了一种数据锁存电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，且所述数据锁存电路内所有所述晶体管的掺杂类型相同；

所述第一晶体管在第一节点的控制下将第一电压信号端的信号提供给第二节点，其中所述第一节点分别与数据写入晶体管的第一极和第一驱动晶体管的控制端相连；

所述第二晶体管在第二电压信号端的控制下将所述第二电压信号端的信号提供给第二节点，其中，所述第二节点与第二驱动晶体管的控制端相连；

所述第三晶体管在所述第二节点的控制下将所述第一电压信号端的信号提供给第三节点；

所述第四晶体管在所述第二电压信号端的控制下将所述第二电压信号端的信号提供给所述第三节点；

所述第五晶体管在所述第三节点的电位的控制下将所述第二电压信号端的信号提供给所述第一节点；

其中，所述第一晶体管的沟道宽长比大于所述第二晶体管的沟道宽长比，所述第三晶体管的沟道宽长比大于所述第四晶体管的沟道宽长比。

在一种可能的实施方式中，在本发明实施例提供的数据锁存电路中，所述第一晶体管的栅极与所述第一节点相连，所述第一晶体管的第一极与所述第一电压信号端相连，所述第一晶体管的第二极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的数据锁存电路中，所述第二晶体管的栅极和所述第二晶体管的第一极均与所述第二电压信号端相连，所述第二晶体管的第二极与所述第二节点相连。

在一种可能的实施方式中，在本发明实施例提供的数据锁存电路中，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的第一极与所述第一电压信号端相连，所述第三晶体管的第二极与所述第三节点相连。

在一种可能的实施方式中，在本发明实施例提供的数据锁存电路中，所述第四晶体管的栅极和所述第四晶体管的第一极均与所述第二电压信号端相连，所述第四晶体管的第二极与所述第三节点相连。