[发明专利]具纠错电路的存储器

权利要求书

1.一种具纠错电路的存储器，包括：

第一纠错电路，针对第一部分数据执行纠错以产生第一部分写入数据或第一部分读出数据；

第二纠错电路，针对第二部分数据执行纠错以产生第二部分写入数据或第二部分读出数据；

多个存储单元行；以及

多个感测驱动电路，分别耦接所述多个存储单元行，并耦接所述第一纠错电路以及所述第二纠错电路，

其中，在写入模式中，所述多个感测驱动电路分别接收所述第一部分写入数据的多个第一部分写入比特，以及分别接收所述第二部分写入数据的多个第二部分写入比特，各所述感测驱动电路并使对应的第一部分写入比特以及第二部分写入比特结合以写入对应的存储单元行；以及

在读出模式中，所述多个感测驱动电路分别感测所述多个存储单元行的存储数据，以产生所述第一部分读出数据以及所述第二部分读出数据，

其中，所述多个存储单元行包括第一纠错码存储单元行以及第二纠错码存储单元行，所述第一纠错码存储单元行以及所述第二纠错码存储单元行皆存储所述第一部分写入数据中的第一纠错码的一部分以及所述第二部分写入数据中的第二纠错码的一部分，并且所述第一纠错码存储单元行以及所述第二纠错码存储单元行相邻配置。

2.根据权利要求1所述的存储器，其中所述多个存储单元行还包括多个第一数据码存储单元行以及多个第二数据码存储单元行，所述多个第一数据码存储单元行相邻配置，并配置在所述第一纠错码存储单元行的第一侧，所述多个第二数据码存储单元行相邻配置，并配置在所述第二纠错码存储单元行的第二侧，其中所述第一侧与所述第二侧相对。

3.根据权利要求1所述的存储器，其中各所述存储单元行包括相互串联耦接的多个存储单元区块，各所述存储单元区块包括：

多个存储单元，受控于字线；

第一位线传感器，耦接所述多个存储单元中的多个第一存储单元的多个第一位线；

多个第一选择开关，依据选择信号以使所述多个第一位线中的多个第一选中位线耦接至对应的所述感测驱动电路；以及

第二位线传感器，耦接所述多个存储单元中的多个第二存储单元的多个第二位线；以及

多个第二选择开关，依据所述选择信号以使所述多个第二位线中的多个第二选中位线耦接至对应的所述感测驱动电路，

其中，所述多个第一存储单元与所述多个第二存储单元交错排列。

4.根据权利要求3所述的存储器，其中各所述存储单元区块还包括：

字线驱动器，耦接所述字线，用以产生字线信号。

5.根据权利要求1~4中任一项所述的存储器，其中所述第一部分写入数据与所述第二部分写入数据的比特数相同，所述第一部分读出数据与所述第二部分读出数据的比特数相同。

6.根据权利要求1~4中任一项所述的存储器，所述存储器还包含：

地址解码电路，耦接所述多个存储单元行以及所述多个感测驱动电路，所述地址解码电路在所述写入模式中指定所述多个第一部分写入比特以及所述多个第二部分写入比特所对应的存储单元行的地址，以及所述地址解码电路在所述写入模式中指定所述多个第一部分读出数据以及所述多个第二部分读出数据所对应的存储单元行的地址。

7.根据权利要求3所述的存储器，其中各所述存储单元包括：

晶体管，所述晶体管耦接所述第一位线传感器；以及

电容，耦接于所述晶体管与参考电位端之间。

8.根据权利要求1~4中任一项所述的存储器，其中在所述读出模式中，各所述感测驱动电路自对应的存储单元行感测出至少2比特的存储数据。

9.根据权利要求8所述的存储器，其中各所述感测驱动电路将所述至少2比特的存储数据分为至少1比特的第一部分读出数据以及至少1比特的第二部分读出数据。

10.根据权利要求2所述的存储器，其中各所述第一纠错码与各所述第二纠错码皆为至少2比特。