[发明专利]具纠错电路的存储器

说明书

本发明提供一种具纠错电路的存储器，包括：第一纠错电路，对第一部分数据执行纠错以产生一第一部分写入数据或一第一部分读出数据；第二纠错电路，对第二部分数据执行纠错以产生第二部分写入数据或第二部分读出数据；在写入模式中多个感测驱动电路分别接收第一部分写入数据的多个第一部分写入比特与第二部分写入数据的多个第二部分写入比特，各感测驱动电路使第一部分写入比特与第二部分写入比特结合以写入对应的存储单元行；在读出模式中多个感测驱动电路分别感测多个存储单元行的存储数据以产生多个第一部分读出数据与第二部分读出数据。

技术领域

本发明涉及一种存储器电路，尤其涉及一种具纠错电路的存储器。

背景技术

纠错编码(Error-correcting code,ECC)电路被集成在动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片上。由于具有两比特错误纠错能力的纠错编码电路需要较大的线路面积以及较长的纠错时间，因此大多是使用具单一比特错误纠错能力的纠错编码电路。

请参阅图1，存储器100包含第一纠错电路ECC1、第二纠错电路ECC2、多个存储单元行MCC以及多个感测驱动电路SD。其中，第一纠错电路ECC1与第二纠错电路ECC2皆具有单一比特错误纠错能力。各存储单元行MCC包含多个相互串联的存储单元区块MC，各存储单元区块MC又包含多个存储单元(图未示)。多个感测驱动电路SD分别耦接多个存储单元行MCC，并且各感测驱动电路SD耦接至第一纠错电路ECC1或是第二纠错电路ECC2。以图1为例，位于存储器100的左半边的多个感测驱动电路SD耦接至第一纠错电路ECC1，位于存储器100的右半边的多个感测驱动电路SD耦接至第二纠错电路ECC2。

当相邻的存储单元一起发生故障时，发生故障的相邻存储单元耦接至同一个纠错电路，会使得纠错电路(例如第一纠错电路ECC1)无法正确地纠正多个比特的错误。为了避免前述问题，在现有技术中，本领域的技术人员常采用备用的纠错电路的存储器，而导致线路面积变大以及制造成本的增加。

发明内容

针对上述问题，本发明提出一种具纠错电路的存储器，来因应因相邻存储单元发生故障而导致的两比特错误的状况。

本发明提供一种具纠错电路的存储器，包括第一纠错电路、第二纠错电路、多个存储单元行以及多个感测驱动电路。其中，第一纠错电路针对第一部分数据执行纠错，以产生一第一部分写入数据或一第一部分读出数据。第二纠错电路针对第二部分数据执行纠错，以产生第二部分写入数据或第二部分读出数据。多个感测驱动电路分别耦接多个存储单元行，并耦接第一纠错电路以及第二纠错电路。在写入模式中，多个感测驱动电路分别接收第一部分写入数据的多个第一部分写入比特，以及分别接收第二部分写入数据的多个第二部分写入比特。各感测驱动电路并使对应的第一部分写入比特以及第二部分写入比特结合以写入对应的存储单元行。在读出模式中，多个感测驱动电路分别感测多个存储单元行的存储数据，以产生前述多个第一部分读出数据以及前述第二部分读出数据。

基于上述，相邻的两个存储单元会分别耦接至第一纠错电路与第二纠错电路。在前述相邻的两个存储单元故障而导致读出错误时，对第一纠错电路而言只会存在一个读出错误，同样地，对于第二纠错电路而言，也只会存在一个读出错误，而使得第一纠错电路与第二纠错电路得以应对单一比特错误并进行纠错。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是现有的一种具纠错电路的存储器。

图2为依照本发明一实施例所示出的具纠错电路的存储器。

图3为各存储单元行中第1列的存储单元区块的示意图。

【符号说明】

100：存储器

200：存储器