[发明专利]一种基于MOS晶体管的基本运算电路及其扩展电路

权利要求书

1.一种基于MOS晶体管的基本运算电路，其特征在于，包括：MOS晶体管；

所述MOS晶体管的漏极连接电源端VDD，所述MOS晶体管的源极作为电路输出端；

所述MOS晶体管的栅极作为第一输入端，所述MOS晶体管的衬底作为第二输入端；

其中，所述第一输入端采用二值输入a：VDD/VG₀；第二输入端采用二值输入b：VX₁/VX₂；

所述VG₀的获取方法为：

在所述MOS晶体管的衬底加载相对大值电压VX₁，在所述MOS晶体管的栅极加载从VDD到VSS的扫描电压，获取所述MOS晶体管的第一导通电流图；

在所述MOS晶体管的衬底加载相对小值电压VX₂，在所述MOS晶体管的栅极加载从VDD到VSS的扫描电压，获取所述MOS晶体管的第二导通电流图；

比较所述第一导通电流图和第二导通电流图，获取导通电流差值最大时的栅极电压，即为VG₀。

2.一种bit乘加运算电路，其特征在于，包括：多个如权利要求1所述的基本运算电路；

所述多个基本运算电路的漏极相连，多个所述多个基本运算电路的源极与电路输出端相连。

3.如权利要求2所述的bit乘加运算电路，其特征在于，所述bit乘加运算电路还包括：模数转换电路ADC；

所述模数转换电路与所述电路输出端相连；

其中，所述bit乘加运算电路的运算关系为：。

4.一种初级向量乘加运算电路，其特征在于，包括：如权利要求3所述的bit乘加运算电路、第一移位器以及第一加法器；

所述bit乘加运算电路的输出端与所述第一移位器相连，形成乘加运算单元；

多个所述乘加运算单元的输出端分别与所述第一加法器相连，形成初级向量乘加运算电路；

其中，所述初级向量乘加运算电路的运算关系为：。

5.一种并行向量乘加运算电路，其特征在于，包括：如权利要求4所述的初级向量乘加运算电路、第二移位器以及第二加法器；

所述初级向量乘加运算电路的输出端与所述第二移位器相连，形成初级向量乘加运算单元；

多个所述初级向量乘加运算单元的输出端与所述加法器相连，形成并行向量乘加运算电路，实现输入个数和输入位宽可调。

6.一种串行向量乘加运算电路，其特征在于，包括：如权利要求4所述初级向量乘加运算电路、第三移位器、第三加法器、寄存器、状态机以及数据输入模块；

所述初级向量乘加运算电路的输出端与所述第三移位器相连；

所述第三移位器的输出端以及所述寄存器的输出端分别与所述第三加法器的输入端相连；

所述第三加法器的输出端与所述寄存器的输入端相连；

所述状态机分别与所述第三移位器、所述第三加法器以及所述寄存器相连，实现串行移位和迭代运算结构；

所述数据输入模块分别与所述初级向量乘加运算电路的输入端以及所述状态机相连。

7.一种二进制乘法电路，其特征在于，包括：如权利要求2所述的bit乘加运算电路、第一模数转换器、第四移位器以及第四加法器；

所述bit乘加运算电路的漏极连接使能信号EN，所述bit乘加运算电路的第一输入端连接A操作数，第二输入端连接B操作数，形成部分和产生模块PAdd；

所述部分和产生模块的输出端与所述第一模数转换器相连，形成累加电流数字转换单元；

所述累加电流数字转换单元的输出端与所述第四移位器相连，形成移位操作单元；

多个所述移位操作单元的输出端分别与所述第四加法器相连，形成二进制数据的乘法电路；

其中，所接的mos管的宽长比W/L是所接的mos管的宽长比W/L的2倍。