[发明专利]一种双沿触发混合结构的DPWM电路及其控制方法

权利要求书

1.一种双沿触发混合结构的DPWM电路，其特征包括：格雷码状态转移模块、路径平衡与移相模块、时钟管理模块、高速进位逻辑模块、精细占空比信号译码模块、异步清零输出模块；

所述DPWM电路将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

所述时钟管理模块接收外部输入的时钟信号并以45°相位为步长产生4路同频率的移相时钟信号clk_0、clk_45、clk_90、clk_135，并输出至所述路径平衡与移相模块，同时将1路移相时钟信号clk_0输出至所述格雷码状态转移模块；

所述格雷码状态转移模块接收所述一级粗调信号，并在移相时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；以所述高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于所述阈值，则所述格雷码状态转移模块继续输出高电平给所述路径平衡与移相模块，否则所述格雷码状态转移模块输出低电平给所述路径平衡与移相模块；

所述路径平衡与移相模块包括：输出拉高触发单元、四相时钟路径平衡与移相单元；

所述四相时钟路径平衡与移相单元接收所述格雷码状态转移模块输出高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号后传递给八选一多路选择器；

所述输出拉高触发单元接收所述格雷码转移模块输出高电平或低电平，并在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，得到所述异步清零输出模块输出高电平的触发信号；

所述八选一多路选择器在所述二级粗调信号的作用下从所述8个两两相差45°相位的信号中选择一路信号作为所述精细占空比信号译码模块的触发信号；

所述精细占空比信号译码模块在所述八选一多路选择器输出的触发信号下接收所述精细占空比信号，并采用独热码方式对所述精细占空比信号进行译码，得到2^m路译码信号送入自身的寄存器组暂存，并通过所述寄存器组传递给所述高速进位逻辑模块；

所述高速进位逻辑模块对所述2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号发送给所述异步清零输出模块；

所述异步清零输出模块在所述输出拉高触发单元输出的触发信号下输出高电平，并在接收所述异步清零信号时输出低电平，从而对所述占空比信号duty_cycle实现数字脉冲宽度的调制。

2.一种双沿触发混合结构的DPWM控制方法，其特征是按如下步骤进行：

步骤1、将外部输入的占空比信号duty_cycle分割为三段信号，包括高h位的占空比一级粗调信号、中间3位的二级粗调信号、低m位的精细占空比信号；

步骤2、将外部输入的时钟信号以45°相位为步长产生4路同频率的相移时钟信号，记为clk_0、clk_45、clk_90、clk_135；

步骤3、在相移时钟信号clk_0上升沿触发下，按照格雷码规律对当前状态进行状态转移，得到下一个状态；

步骤4、以所述高h位的占空比一级粗调信号作为阈值与下一个状态进行比较，若下一个状态低于所述阈值，则产生高电平，否则产生低电平；

步骤5、根据所产生的高电平或低电平，并在4路同频率的相移时钟信号clk_0、clk_45、clk_90、clk_135的上升沿和下降沿双沿触发下，得到单个时钟周期内均分的8个两两相差45°相位的信号；同时，根据所产生的高电平或低电平，在1路相移时钟信号clk_0的上升沿和下降沿双沿触发下，产生输出拉高信号；

步骤6、在所述二级粗调信号的作用下从所述8个两两相差45°相位的信号中选择一路信号作为精细占空比译码信号输出的触发信号；

步骤7、在所述触发信号作用下，采用独热码方式对所述精细占空比信号进行译码，将寄存器组暂存的2^m路译码信号输出；

步骤8、对所述输出的2^m路译码信号进行带进位加法操作，得到进位链精确延迟输出信号并作为异步清零信号；

步骤9、在所述输出拉高信号作用下，产生高电平，并在异步清零信号的作用下，产生低电平，从而对所述占空比信号duty_cycle实现数字脉冲宽度的调制。