[发明专利]半导体晶圆测试结构及其形成方法

说明书

一种半导体晶圆测试结构及其形成方法，半导体晶圆测试结构包括：基底；位于基底上的第一器件层，所述第一器件层内具有沿第一方向排布的若干第一衬垫和若干第一测试单元，每个第一测试单元与两个不同的第一衬垫电连接，每个第一衬垫与两个不同的第一测试单元电连接；位于第一器件层上的第二器件层，所述第二器件层内具有沿第二方向排布的若干第二衬垫和若干第二测试单元，所述第二方向与第一方向不同，每个第二测试单元与两个不同的第二衬垫电连接，每个第二衬垫与两个不同的第二测试单元电连接；位于第二器件层内的第三衬垫，所述第三衬垫与第一衬垫一一对应连接。所述半导体晶圆测试结构的所占用的面积较小，提高了半导体器件的空间利用率。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体晶圆测试结构及其形成方法。

背景技术

在半导体集成电路版图设计和制造工艺中，常常需要测试结构来验证设计和制造工艺的好坏。

在集成电路制造领域，测试结构是在与产品生产相同工艺下生产的微电子结构。集成电路制程管控与改善所需要的数据信息是从测试结构的测量中获取的。现有的测试结构中所有待测器件与焊盘都在同一层设计并制造出来，随着制造成本的压缩，芯片制造过程中不再留出特定区域用来摆放测试结构，而是将测试结构放在切割道区域或者芯片中的空余地方，现有的测试结构占用面积大导致测试结构中可测的待测器件很少。

因此，如何在切割道区域有限的情况下，尽可能多的实现各种测试，降低测试成本的同时，提高晶圆的利用率，已成为本领域技术人员亟待解决的问题之一。

发明内容

本发明解决的技术问题是提供一种半导体晶圆测试结构及其形成方法，以提高半导体晶圆的空间利用率。

为解决上述技术问题，本发明提供一种半导体晶圆测试结构，包括：基底，位于基底上的第一器件层，所述第一器件层内具有沿第一方向排布的若干第一衬垫和若干第一测试单元，每个第一测试单元与两个不同的第一衬垫电连接，每个第一衬垫与两个不同的第一测试单元电连接；位于第一器件层上的第二器件层，所述第二器件层内具有沿第二方向排布的若干第二衬垫和若干第二测试单元，所述第二方向与第一方向不同，每个第二测试单元与两个不同的第二衬垫电连接，每个第二衬垫与两个不同的第二测试单元电连接；位于第二器件层内的第三衬垫，所述第三衬垫沿第一方向排布，所述第三衬垫与第一衬垫一一对应连接。

可选的，还包括：位于第二器件层上的第三器件层，所述第三器件层内具有沿第三方向排布的若干第四衬垫和若干第三测试单元，所述第三方向与第一方向不同，且所述第三方向与第二方向不同，每个第三测试单元与两个不同的第四衬垫电连接，每个第四衬垫与两个不同的第三测试单元电连接，所述第三器件层内还具有第五衬垫和第六衬垫，所述第四衬垫与第二衬垫连接，所述第六衬垫与第一衬垫连接。

可选的，所述第四衬垫在第一器件层上的投影为第三投影，所述第五衬垫在第一器件层上的投影为第四投影，所述第六衬垫在第一器件层上的投影为第五投影，所述第三投影、第四投影和第五投影部分重叠或全部重叠。

可选的，所述第三投影与第四投影部分重叠或者全部重叠、所述第四投影与第五投影部分重叠或者全部重叠、所述第三投影与第五投影部分重叠或者全部重叠或者所述第三投影、第四投影和第五投影重叠。

可选的，所述第二衬垫在第一器件层上的投影为第一投影，所述第三衬垫在第一器件层上的投影为第二投影，所述第一投影和第二投影重叠。

可选的，所述第一投影和第一衬垫重叠。

可选的，所述第二衬垫和第一衬垫通过插塞电连接。

可选的，在第一方向上，一个第一测试单元位于相邻两个第一衬垫之间。

可选的，在所述第一方向上，一个第一测试单元与相邻的两个第一衬垫电连接，且所述第一衬垫与相邻的一个第一测试单元或者相邻的两个第一测试单元电连接。