[发明专利]一种基于FPGA的高速伪码并行捕获与跟踪方法

权利要求书

1.一种基于FPGA的高速伪码并行捕获与跟踪方法，其特征在于包括以下步骤：

(1)对接收到的中频扩频信号进行高速A/D并行采样，得到采样后的16路采样信号并同步至FPGA的全局时钟上；

(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；

(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；

(4)对步骤(3)得到的4路并行的I、Q基带信号进行4路并行伪码捕获与跟踪，输出伪码捕获与跟踪后的信号和伪码速率时钟；

其中，所述步骤(4)具体包括以下步骤：

(401)基于相关算法，将4路并行的I、Q基带信号与本地伪码分别进行相关运算，得到4路相关运算结果，并比较4路相关运算结果的大小，得到最大相关峰xcorr_max和相关峰位置m_k，并将最大相关峰xcorr_max与阈值进行比较，若大于阈值则输出最大相关峰xcorr_max、相关峰位置m_k以及捕获使能En＝1，否则，输出捕获使能En＝0；捕获使能En＝1时对4路并行的I、Q基带信号进行相应的时延，使其与最大相关峰xcorr_max以及相关峰位置m_k时序对齐；

(402)根据相关峰位置m_k，从时延的四路并行I、Q基带信号中选择最佳采样信号，得到两路数据和两个使能；

(403)将步骤(402)得到的两路数据及两个使能进行缓冲合并，得到两路数据和一个使能；

(404)利用FIFO，根据两路数据和一个使能以及DDS反馈的时钟，得到伪码捕获与跟踪后的信号；

(405)依据步骤(404)FIFO的半满标志，选择48位频率控制字；

(406)DDS依据步骤(405)的48位频率控制字及更新标志，得到恢复的伪码速率时钟。