[发明专利]一种基于FPGA的高速伪码并行捕获与跟踪方法

说明书

本发明公开了一种基于FPGA的高速伪码并行捕获与跟踪方法。该方法是在对中频输入信号进行高速并行采样、并行数字下变频及并行匹配滤波的基础上进行的，其通过并行伪码捕获、并行伪码跟踪等步骤完成。本发明已成功应用在伪码速率为200Mcps的扩频接收机中。采用前馈结构，收敛速度快，传输速率高，适用于高速扩频系统。

技术领域

本发明涉及无线电测控和通信领域，尤其涉及一种基于FPGA的高速伪码捕获与跟踪方法，该方法对宽带扩频通信在航空测控等领域的应用具有重要意义。

背景技术

现代航空的通信环境和应用对象日趋复杂，传统航空通信由于其带宽小、数据速率低，不能满足大量数据实时传输的需求，基于航空领域发展的迫切需求，研制高速率、高可靠性的航空通信系统具有重要意义。高速扩频通信由于具有抗干扰性能强，保密性好，低截获概率、传输速率高等诸多优点，已经成为一种非常重要的通信方式，并且其应用越来越普及和广泛。

传统扩频系统中，由于伪码速率低，伪码捕获一般采用串行搜索方式实现，即不断地改变本地伪码的相位，并在每个相位进行相关检测，判断该相位是否同步；伪码跟踪是在多倍过采样条件下利用二阶环路滤波器采用反馈方式实现。传统的伪码捕获跟踪方法不适于高速并行实现、收敛速度慢，实现复杂度高。

发明内容

本发明要解决的技术问题在于解决上述背景技术高速扩频通信系统接收端高速伪码的捕获与跟踪问题，提出一种基于FPGA的伪码速率为200Mcps的伪码并行捕获与跟踪方法。本发明具有收敛速度快、精度高、复杂度低、易于工程实现等特点。

本发明所要解决的技术问题由以下技术方案实现：

一种基于FPGA的高速伪码并行捕获与跟踪方法，包括以下步骤：

(1)对接收到的中频扩频信号进行高速A/D并行采样，得到采样后的16路采样信号并同步至FPGA的全局时钟上；

(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；

(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；

(4)对步骤(3)得到的4路并行的I、Q基带信号进行4路并行伪码捕获与跟踪，输出伪码捕获与跟踪后的信号和伪码速率时钟。

所述步骤(4)具体包括以下步骤：

(401)基于相关算法，将4路并行的I、Q基带信号与本地伪码分别进行相关运算，得到4路相关运算结果，并比较4路相关运算结果的大小，得到最大相关峰xcorr_max和相关峰位置m_k，并将最大相关峰xcorr_max与阈值进行比较，若大于阈值则输出最大相关峰xcorr_max、相关峰位置m_k以及捕获使能En＝1，否则，输出捕获使能En＝0；捕获使能En＝1时对4路并行的I、Q基带信号进行相应的时延，使其与最大相关峰xcorr_max以及相关峰位置m_k时序对齐；

(402)根据相关峰位置m_k，从时延的四路并行I、Q基带信号中选择最佳采样信号，得到两路数据和两个使能；

(403)将步骤(402)得到的两路数据及两个使能进行缓冲合并，得到两路数据和一个使能；

(404)利用FIFO，根据两路数据和一个使能以及DDS反馈的时钟，得到伪码捕获与跟踪后的信号；

(405)依据步骤(404)FIFO的半满标志，选择48位频率控制字；