[发明专利]一种三维存储器结构

说明书

本发明提供一种三维存储器结构，涉及集成电路领域，包含一衬底，于所述衬底上形成逻辑电路层，并于所述逻辑电路层上形成易失性存储层，随后于所述易失性存储层上形成三维存储层；所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；采用所述第一存储单元作为所述第二存储单元的缓存；每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。本发明的有益效果：优化了现有三维存储器的结构，提高了存储密度，使得相同使用面积可以提供更多的存储单元。

技术领域

本发明涉及集成电路领域，尤其涉及一种三维存储器结构。

背景技术

在大数据需求驱动下，存储器芯片已是电子信息领域占据市场份额最大的集成电路产品。三维存储器是革新性的半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，从而拓宽了存储技术的发展空间。但其结构的高度复杂性给工艺制造带来全新的挑战。存储单元相对尺寸越小，因而成本越低，但其编程/擦除周期会大幅降低，同时读、写及擦除所需的时间也会增加。

现有技术中，通过在三维存储器中加入静态随机存取存储器作为缓存，从而提高存储寿命和读写速率。虽然静态随机存取存储器有着速度上的优势，但占用面积大，成本高，由于三维存储器的读写速度并不是很快，所以不需要高速的静态随机存取存储器进行缓存，使用动态随机存取存储器就可以满足需求，且动态随机存取存储器相对静态随机存取存储器还具有成本低，占用面积小等优势，在性能上也足以担当三维存储器的缓存这一角色。

早期由于三维存储器制作工艺和结构的限制，在三维存储器的存储单元阵列下方的绝缘层空间不足以放置增强动态随机存取存储器，所以选择静态随机存取存储器这种结构上使用单层就可以实现的器件作为三维存储器的缓存。在改进制作方法后，三维存储器存储单元阵列和逻辑电路模块分别在两片不同的晶圆上使用不同的工艺制作，相应的三维存储器存储单元阵列下方的绝缘层有了更大的空间，因此，为满足更高的存储密度的需求，需要使用增强动态随机存取存储器这种占用层数更多但存储密度更大的器件代替静态随机存取存储器。

发明内容

针对现有技术中存在的问题，本发明提供一种三维存储器结构，包括一衬底，于所述衬底上形成逻辑电路层，并于所述逻辑电路层上形成易失性存储层，随后于所述易失性存储层上形成三维存储层；

所述易失性存储层中包括多个第一存储单元，所述第一存储单元为eDRAM存储单元；

所述三维存储层中包括多个第二存储单元，所述第二存储单元为3D NAND存储单元；

采用所述第一存储单元作为所述第二存储单元的缓存；

每个所述第一存储单元包括一读晶体管、一写晶体管以及一电容，采用2T1C结构形成。

优选的，所述三维存储层包括一底部绝缘保护层和一顶部绝缘保护层。

优选的，所述绝缘保护层中包含所述三维存储层中的连接电路。

优选的，于所述第一存储单元中，所述读晶体管和所述写晶体管分别形成于不同的两片晶圆上，并通过晶圆拼接的方式形成所述第一存储单元；

拼接后，于每个所述第一存储单元中，所述读晶体管和所述写晶体管在空间上上下垂直放置。

优选的，所述逻辑电路层中包括所述三维存储器的读电路、写电路、放大电路以及译码电路。

优选的，所述易失性存储层包括一下层晶体管层、一上层晶体管层和一电容层，所述上层晶体管层堆叠于所述下层晶体管层上方，所述电容层堆叠于所述上层晶体管层上方；

所述下层晶体管层、所述上层晶体管层及所述电容层在空间上上下垂直放置；