[发明专利]一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法

说明书

本发明公开了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法，旨在为高性能时钟系统提供高精度低抖动的时钟信号。该结构主要包括鉴频鉴相器（PFD）、电流可编程电荷泵、双通路LPF、压控振荡器（VCO）、VC初始化模块、检测模块和反馈分频器（DIV）等；本发明主要适用于时钟芯片、零延迟时钟缓冲芯片等。

技术领域

本发明主要涉及高精度时钟系统设计领域，特别涉及一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法。

背景技术

近年来，锁相环（Phase-Locked Loop，PLL）电路被经常用作时钟产生电路，实现输出信号的振荡频率和基准信号相位同步，如图1所示，该电路主要包括鉴频鉴相器PFD、电荷泵CP、滤波器LPF、压控振荡器VCO以及反馈分频器DIV。PFD检测反馈时钟FD_CLK和参考时钟RFF_CLK之间的相位关系，并生成用于控制电荷泵CP对低通滤波器LPF充放电的UP信号和DN信号，调节滤波器LPF的输出电压V_C，最终实现VCO振荡频率的调节。VCO振荡输出时钟信号CLK_OUT作为PLL电路的输出。在传统的设计中，滤波器的滤波电容一般采用MOS管器件实现，如图2所示。将MOS管N₁和N₂的栅极分别接电阻R1的两端，该滤波器结构在PLL工作过程中MOS管N₁和N₂的栅极会出现经过栅电容漏电的现象，使得PLL在锁定后会出现SPUR较大的问题，主要是由于栅极漏电积累到一定程度引起VC较大偏差，致使PFD出现脉宽较大的UP/DN信号，使得PLL输出时钟出现较大的跳变。

为了解决上述技术问题，本发明提出了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法，该PLL电路主要包括鉴频鉴相器PFD、电流可编程电荷泵、双通路滤波器、检测模块、VC初始模块、压控振荡器VCO和反馈分频器DIV，如图3所示。PLL上电时，VC初始化模块会对双通路滤波器进行V_P/V_N差分电压初始化，使得压控振荡器快速起振并输出全频率范围的中心频率，PFD检测到反馈时钟FD_CLK和参考时钟REF_CLK之间的相位关系，产生实现电荷泵对双通路滤波器进行充放电的UP（UP_N）/DN（DN_N）信号，其中为了避免锁频过程中和锁定后MOS电容N1/N2，N3/N4对滤波器输出电压进行漏电，检测模块实时监测V_P/V_N的共模电平，并根据实际检测结果进行电荷泵电流调节，实现共模电平的校正，避免MOS管N1~N4漏电引起的输出时钟抖动和SPUR较大的现象。

发明内容

本发明要解决的问题在于：针对现有技术存在的问题，本发明提供了一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法。该电路能够实现检测双通路滤波器的差分输出电压V_P/V_N的共模电平，当MOS电容N1~N4的栅级到地电容漏电引起V_P/V_N的共模电平降低时，检测模块可以快速检测并调节电流可编程电荷泵的充放电电流，实现V_P/V_N共模电平的快速提高，避免由于漏电引起的频率抖动现象。

为实现上述技术问题，本发明提出的解决方案为：一种对工艺引起MOS电容栅极漏电不敏感的PLL电路及其实现方法，其特征在于：包括鉴频鉴相器（PFD）、电流可编程电荷泵、双通路LPF、检测模块、压控振荡器（VCO）和反馈分频器（DIV）等模块；

所述的PLL电路，其特征在于：

在PLL开始工作时，PFD检测参考时钟REF_CLK和反馈时钟FD_CLK的频率关系产生相应的UP（UP_N）/ DN（DN_N）信号，实现对电流可编程电荷泵的充放电调节，产生两路方向相反、大小相同的两路电流对双通路LPF进行充放电，快速调节V_C电压达到调节压控振荡器（VCO）输出时钟频率的目的；