[发明专利]一种并行写入多通道FIFO的方法及装置

说明书

本发明提供了一种并行写入多通道FIFO的方法，所述方法包括：S1，从多个通道同时接收多路数据；S2，对每个通道输入的数据分别进行拼接，并且当所拼接数据达到预定数量后，对拼接后获得的数据分别按通道进行寄存；S3，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将对于每个通道所拼接并寄存的数据分别写入该通道所对应的独立区域，并对该通道的写入状态进行状态标示。本发明在多通道FIFO在RAM外实现数据的位宽转换，利用位宽转换的时间对多个通道轮询写入，从而确保数据不会在拼接，写入和读取的流程中堆积导致读写中断，极大的提高了多通道FIFO的读写效率。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种并行写入多通道FIFO的实现方法。

背景技术

在数字集成电路设计领域，存储部件是大多数设计中不可或缺的部分，存储部件有RAM、ROM、FIFO、CAM等，其中FIFO(First-In-First-Out)是一种极为重要的存储部件，其在数据缓冲过程中使用先进先出的策略，可以顺序存储数据，并按同样的顺序将数据输出。FIFO具有灵活、方便、高效的特性，常用于缓冲数据流，数据流跨时钟域以及数据的位宽转换中，在FPGA设计中被广泛使用。

目前在设计中，对并行多通道FIFO的处理一般使用IP核向导生成多个FIFO，并为每个通道分配一个FIFO，各通道的数据流使用各自的FIFO进行缓冲。IP核向导使用BRAM资源生成FIFO，然而器件中BRAM的大小一般较大，用作FIFO时往往不需要这么大的容量，这将造成BRAM资源的浪费，且单块BRAM所能配置的最大位宽也具有一定限制，BRAM只支持配置成有限几种的深度和宽度模式，在处理较大位宽数据时，需要多块BRAM拼接，导致BRAM的浪费更加严重。在许多FPGA芯片中，BRAM都是一种有限的资源，尤其是一些低端的FPGA芯片中，BRAM数量更是稀缺，如果采用生成多个FIFO的方法，每个FIFO都会使用并浪费大量的BRAM资源，且被浪费的资源无法被其他FIFO重新利用，也不能被其他部分使用，特别是在FIFO数量需求较多、且每个FIFO的深度要求较小、但要求各FIFO能够在一定程度上并行写入时，经常出现总体存储容量充足，但存储器个数严重不足的问题。引起设计面积增加，设计频率下降等问题，严重时甚至会造成消耗的BRAM数量超过FPGA芯片中实际的BRAM数量，以致设计无法实现的情况。

因此，节约FIFO的资源消耗是FIFO的设计过程中需要考虑的一个重要问题，对于整个设计的性能改善也起到重要作用。

发明内容

本发明为了克服在多通道FIFO的资源消耗过大的问题，提出一种并行写入多通道FIFO的方法，所述方法用于将从多个通道同时接收的数据存储在数据存储模块中，所述方法包括：

S1，从多个通道同时接收多路数据；

S2，对每个通道输入的数据分别进行拼接，并且当所拼接数据达到预定数量后，对拼接后获得的数据分别按通道进行寄存；

S3，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将对于每个通道所拼接并寄存的数据分别写入该通道所对应的独立区域，并对该通道的写入状态进行状态标示。

更进一步地，所述方法还包括：S4，根据外部提供的读取请求，确定需要读取的通道，从所述数据存储模块的独立区域中读取外部请求通道的数据，并对该通道的读取状态进行状态标示。

更进一步地，在步骤S2中，对于每一个通道，在进行数据拼接过程中，首先确定单次拼接中所要拼接的数据数量，使其大于或等于所述通道的数量，当最后一个待拼接的数据输入时，将该数据和已拼接数据拼接后寄存。

更进一步地，在步骤S2中，对于每一个通道，在进行数据拼接过程中，各通道每个周期接收一个数据，并将所述数据与已接收的数据进行拼接。