[发明专利]一种基于RRAM的乘法器及其操作方法

说明书

本发明公开了一种基于RRAM的乘法器及其操作方法。基于RRAM的乘法器包括：RRAM阵列、放大器、RS触发器阵列和加法器模块。1)将所有BL线置‑1V，所有WL线置1V，持续1ns，将被乘数和乘数分别加在BL[7:0]、WL[7:0]线上，某一位乘数和某一位被乘数的积为中间结果，被写入RRAM阵列中；分别置读电压于RRAM阵列中的每列RRAM上，读出的RRAM内存储的中间结果经过放大器放大后被存入RS触发器阵列中；RS触发器阵列的输出作为加法器的输入，经过N个读周期后，加法器计算出乘法的最终结果；其中N为RRAM阵列的列数。本发明所提出的乘法器，基于阻性非易失新型存储器RRAM，具有功耗、时间表现较好的特点，并扩展了新型存储器件RRAM在基础电路中的应用范围。

技术领域

本发明属于模拟集成电路设计领域，涉及一种基于RRAM的乘法器及其操作方法。

背景技术

近年来各种新型存储器件逐渐完善，进入公众视野，具有未来进入主流存储器市场的可能。如果例如RRAM的新型存储器进入市场，为了进行近内存计算，则需要很多基于这些新型存储器器件的基础电路。所以，本发明提出了基于RRAM的乘法器。基于RRAM的乘法器的第一部分计算在RRAM阵列中完成，第二部分的近内存计算在基于CMOS的加法器中完成，功耗性能较好，一次计算消耗能量约2.116nJ，速度也比较快，最差情况一次计算需要1.6us。

发明内容

本发明的目的在于克服现有技术的不足，提出了一种基于RRAM的乘法器及其操作方法。为实现上述目的，本发明的技术方案如下：

本发明首先公开了一种基于RRAM的乘法器，包括：RRAM阵列；与RRAM阵列输出端相连的放大器；与放大器输出端相连的RS触发器阵列；与RS触发器阵列的输出端相连的加法器模块。

优选的，所述的RRAM阵列是crossbar结构，包括了8×8个RRAM，每个RRAM均位于BL[7:0]、WL[7:0]中任意两条线的交点处；BL[7:0]是输入乘数的端口，每根BL线都连接了一列RRAM的正极，而WL[7:0]是输入被乘数的端口，每根BL线都连接了一列RRAM的负极；每根WL线的最左侧串有一个电阻，用于在读步骤读出RRAM内存储的信息。

优选的，所述的RS触发器阵列含有8×8个RS触发器，用于存储从RRAM阵列读出的中间结果；每8个RRAM共享一根WL线用于读出，所以需要8个读周期完成8×8RRAM阵列的读出工作；由于RRAM阵列内的信息只能一次读出一列，所以需要RS触发器存储RRAM的数据，便于将中间结果输入到加法器。

本发明还公开了一种所述的基于RRAM的乘法器的操作方法，包括如下步骤：

1)将所有BL线置-1V，所有WL线置1V，持续1ns，

2)将被乘数和乘数分别加在BL[7:0]、WL[7:0]线上，某一位乘数和某一位被乘数的积为中间结果，被写入RRAM阵列中；

3)分别置读电压于RRAM阵列中的每列RRAM上，读出的RRAM内存储的中间结果经过放大器放大后被存入RS触发器阵列中；

4)RS触发器阵列的输出作为加法器的输入，经过N个读周期后，加法器计算出乘法的最终结果；其中N为RRAM阵列的列数，此8×8乘法器中N＝8。