[发明专利]具有全环栅器件的自对准栅极端盖（SAGE）架构

说明书

具有全环栅器件的自对准栅极端盖（SAGE）架构。描述了具有全环栅器件的自对准栅极端盖（SAGE）架构，以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。在示例中，一种集成电路结构，包括：半导体鳍片，其在衬底上方并且具有在第一方向上的长度。纳米线在半导体鳍片上方。栅极结构在纳米线和半导体鳍片上方，栅极结构具有与第二方向上的第二端相对的第一端，所述第二方向垂直于第一方向。包括一对栅极端盖隔离结构，其中，该对栅极端盖隔离结构中的第一个与半导体鳍片的第一侧等距间隔开，同时该对栅极端盖隔离结构中的第二个与半导体鳍片的第二侧间隔开。

技术领域

本公开的实施例处于半导体器件和加工的领域中，并且特别是具有全环栅器件的自对准栅极端盖（SAGE）架构，以及制造具有全环栅器件的自对准栅极端盖（SAGE）架构的方法。

背景技术

在过去的几十年中，集成电路中的特征的缩放已经是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使得能够实现在半导体芯片的有限区域（real estate）的增加的功能单元的密度。例如，缩小晶体管大小允许在芯片上并入增加的数量的存储器或逻辑器件，从而导致制造具有增加的容量的产品。然而，对更大容量的驱动力并非没有问题。优化每个设备的性能的必要性变得越来越重要。

在集成电路器件的制造中，随着器件尺寸继续缩小，多栅极晶体管（诸如三栅极晶体管）已经变得更加普遍。在常规工艺中，三栅极晶体管通常在体硅衬底或绝缘体上硅衬底上制造。在一些情况下，体硅衬底是优选的，因为它们的较低的成本，并且因为它们使得能够实现较不复杂的三栅极制造工艺。在另一方面中，当微电子器件尺寸缩小到10纳米（nm）节点以下时，保持迁移率改善和短沟道控制在器件制造中提供了挑战。用于制造器件的纳米线提供了改进的短沟道控制。

然而，缩放多栅极和纳米线晶体管并非没有结果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的限制已经变得势不可挡。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）和这些特征之间的间隔之间可能存在折衷。

附图说明

图1图示了根据本公开的实施例的具有相对宽间隔（左侧）的常规架构的邻近集成电路结构相对于具有相对紧密间隔（右侧）的自对准栅极端盖（SAGE）架构的邻近集成电路结构的平面图。

图2图示了常规布局的平面图，包括容纳端到端间隔的基于鳍片和/或基于纳米线的半导体器件。

图3图示了根据本公开的实施例的通过常规架构（左侧）相对于自对准栅极端盖（SAGE）架构（右侧）的纳米线和鳍片截取的横截面视图。

图4图示了根据本公开的实施例制造的集成电路结构的横截面视图和相应的平面图，该集成电路结构（a）没有SAGE隔离结构，（b）具有在鳍片切割工艺之后制造的SAGE隔离结构，以及（c）具有在鳍片切割工艺之前制造的SAGE隔离结构。

图5图示了表示根据本公开的实施例的制造具有全环栅器件的自对准栅极端盖（SAGE）结构的方法中的各种操作的横截面视图。

图6A图示了根据本公开的实施例的基于纳米线的半导体结构的三维横截面视图。

图6B图示了根据本公开的实施例的如沿a-a'轴截取的图6A的基于纳米线的半导体结构的横截面源极或漏极视图。

图6C图示了根据本公开的实施例的如沿b-b'轴截取的图6A的基于纳米线的半导体结构的横截面沟道视图。

图7A图示了根据本公开的实施例的另一基于纳米线的半导体结构的横截面源极或漏极视图。

图7B图示了根据本公开的实施例的图7A的基于纳米线的半导体结构的横截面沟道视图。

图8A图示了根据本公开的实施例的另一基于纳米线的半导体结构的横截面源极或漏极视图。