[发明专利]高速正交时钟产生装置及方法

说明书

一种正交时钟产生装置及方法，所述正交时钟产生装置配置以接收两相输入时钟并输出四相输出时钟，包含：第一及第二数据锁存器，配置为具有根据通过四相准位移置时钟的连接的负反馈的环状拓扑，第一数据锁存器配置以接收准位移置时钟的第四及第二相位，并根据输入时钟的第一相位输出输出时钟的第一及第三相位以及准位移置时钟的第一及第三相位，第二数据锁存器配置以接收准位移置时钟的第一及第三相位，并根据输入时钟的第二相位输出输出时钟的第二及第四相位以及准位移置时钟的第二及第四相位。

技术领域

本发明涉及一种正交时钟产生技术，且特别涉及一种正交时钟产生装置及方法。

背景技术

四相时钟广为应用在无线收发器中。图1A示出先前技艺现有技术正交时钟产生装置100的示意图。正交时钟产生装置100配置以接收包含第一相位CK及第二相位CB的两相输入时钟，并输出包含第一相位X₁、第二相位X₂、第三相位X₃以及第四相位X₄的四相输出时钟。正交时钟产生装置100包含第一数据锁存器101及第二数据锁存器102，配置为具有负反馈的环状拓扑，其中两个数据锁存器各具有两个标示为D₊及D_-的输入引脚、两个标示为Q₊及Q_-的输出引脚以及一个标示为E的致能引脚。第一(第二)数据锁存器101(102)从二两个输入引脚D₊及D_-分别接收第四相位X₄(第一相位X₁)及第二相位X₂(第三相位X₃)，分别从二两个输出引脚Q₊及Q_-输出第一相位X₁(第二相位X₂)及第三相位X₃(第四相位X₄)，并通过致能引脚E根据第一相位CK(第二相位CB)工作。图1B示出一个可用以实现数据锁存器101以及102的数据锁存器120的示意图。数据锁存器120包含差分对121、交耦对122以及开关123。在本发明中，V_DD均指供应电压。差分对121包含第一N型金属氧化物半导体晶体管121A以及第二N型金属氧化物半导体晶体管121B，配置以通过两个输入引脚D₊及D_-接收差分输入信号，并通过两个输出引脚Q₊及Q_-输出差分输出信号。交耦对122包含第一P型金属氧化物半导体晶体管122A以及第二P型金属氧化物半导体晶体管122B。第一P型金属氧化物半导体晶体管122A在引脚Q₊接收电压，并在引脚Q_-再生电压。第二P型金属氧化物半导体晶体管122B在引脚Q_-接收电压，并在引脚Q₊再生电压。开关123包含第三N型金属氧化物半导体晶体管123A，由自致能引脚E接收的控制信号所控制，并配置以在致能时提供差分对121一个放电路径。当自致能引脚E接收的控制信号为高态(低态)时，开关123为导通(关闭)，以允许(不允许)差分对121更新交耦对122的状态。因此，当数据锁存器在活动(静止)状态时，可更新(锁存)交耦对122的状态。

图1C示出正交时钟产生装置100的范例性时序图。在此，T为第一相位CK及第二相位CB的周期。如图所示，第一相位X₁、第二相位X₂、第三相位X₃以及第四相位X₄均具有2T周期，第二相位X₂在第一相位X₁的T/2后，第三相位X₃在第二相位X₂的T/2后，第四相位X₄在第三相位X₃的T/2后。借此，可产生正交时钟，其中四个相位平均地在时间上相间隔，并在两个相邻相位间相差90度(时钟周期的1/4)。