[发明专利]单独地读出可访问的配对存储器单元

权利要求书

1.一种在半导体芯片上的集成电路，包括非易失性存储器，所述非易失性存储器包括：

第一存储器单元，包括具有第一浮置栅极的第一浮置栅极晶体管、电耦合至所述第一存储器单元的所述第一浮置栅极晶体管的选择晶体管、以及具有第二浮置栅极的第二浮置栅极晶体管，所述第二浮置栅极电耦合至所述第一浮置栅极，所述第一存储器单元的所述选择晶体管具有嵌入在衬底中的竖直控制栅极、以及沿着所述竖直控制栅极的第一面延伸的竖直沟道区域；

第二存储器单元，包括彼此电耦合的第一浮置栅极晶体管、选择晶体管，所述第二存储器单元的所述选择晶体管共享所述第一存储器单元的所述选择晶体管的所述竖直控制栅极，并且具有沿着所述竖直控制栅极的第二面延伸的竖直沟道区域，所述第二面在所述竖直控制栅极相对于所述第一面的相对侧上；

第一位线，电耦合至所述第一存储器单元的所述第一浮置栅极晶体管；

第二位线，电耦合至所述第二存储器单元的所述第一浮置栅极晶体管；

第一控制栅极线，电耦合至所述第一存储器单元的所述第一浮置栅极晶体管的控制栅极；以及

第二控制栅极线，电耦合至所述第二存储器单元的所述第一浮置栅极晶体管的控制栅极。

2.根据权利要求1所述的集成电路，包括读取电路，所述读取电路被配置为：

利用向所述第一控制栅极线施加正选择电压并且利用通过所述第一位线读取所述第一存储器单元，来读取所述第一存储器单元；以及

利用向所述第二控制栅极线施加正选择电压并且利用通过所述第二位线读取所述第二存储器单元，来读取所述第二存储器单元。

3.根据权利要求2所述的集成电路，其中所述读取电路包括字线解码器，所述字线解码器被配置为：

向所述第一控制栅极线和所述第二控制栅极线分配相同的行地址；以及

响应于读取、编程或擦除所述存储器单元中的所请求的存储器单元的请求，首先根据所述第一控制栅极线和所述第二控制栅极线的所述行地址、并且其次根据所请求的存储器单元的列地址的最低有效位，来选择供所请求的存储器单元耦合的所述控制栅极线。

4.根据权利要求1所述的集成电路，其中所述第二浮置栅极晶体管包括在所述第二浮置栅极下方延伸的导电区域、电耦合至所述导电区域的导电端子、以及在所述导电区域与所述第二浮置栅极之间延伸的隧道介电层。

5.根据权利要求1所述的集成电路，其中所述第二存储器单元包括具有第三浮置栅极的第二浮置栅极晶体管，并且所述第二存储器单元的所述第一浮置栅极晶体管包括电耦合至所述第三浮置栅极的第四浮置栅极。

6.根据权利要求1所述的集成电路，其中所述第一浮置栅极和所述第二浮置栅极由一块相同的导电材料形成。

7.根据权利要求4所述的集成电路，其中所述导电区域是所述衬底的掺杂区域。

8.根据权利要求5所述的集成电路，其中所述存储器包括：第三位线，电耦合至所述第一存储器单元的所述第二浮置栅极晶体管和所述第二存储器单元的所述第二浮置栅极晶体管。