[发明专利]单独地读出可访问的配对存储器单元

说明书

本发明的各个实施例涉及单独地读出可访问的配对存储器单元。本发明涉及一种在半导体衬底上的非易失性存储器(MA2)，其包括：第一存储器单元，其包括浮置栅极晶体管(TRsubgt;i,j/subgt;)和具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)；第二存储器单元(Csubgt;i,j+1/subgt;)，其包括浮置栅极晶体管(TRsubgt;i,j+1/subgt;)和具有与第一存储器单元的选择晶体管相同的控制栅极(CSG)的选择晶体管(ST)，第一位线(RBLsubgt;j/subgt;)，耦合至第一存储器单元的浮置栅极晶体管(TRsubgt;i,j/subgt;)，以及第二位线(RBLsubgt;j+1/subgt;)，耦合至第二存储器单元(Csubgt;i,j+1/subgt;)的浮置栅极晶体管(TRsubgt;i,j+1/subgt;)。

本申请是于2015年4月23日提交的申请号为201510196923.3、题为“单独地读出可访问的配对存储器单元”的发明专利申请的分案申请。

技术领域

本发明涉及非易失性存储器，并且具体涉及在美国申请2013/0228846中所描述的类型的存储器单元结构和存储器阵列。

背景技术

作为提示，图1表示这样一种存储器阵列结构MA0，并且示出了上述类型的存储器单元M_i,j、M_i-1,j、M_i,j+1、M_i-1,j+1，此处属于存储器阵列的相应行脚标(rank)“i”和“i-1”的两个相邻物理页面P_i、P_i-1。通过位线BL_j、BL_j+1、字线WL_i-1,i和控制栅极线CGL_i、CGL_i-1，存储器单元M_i,j、M_i-1,j、M_i,j+1、M_i-1,j+1是读出和写入可访问的(read-and write-accessible)。每个存储器单元包括浮置栅极晶体管，相应地是T_i,j、T_i-1,j、T_i,j+1、T_i-1,j+1。晶体管T_i,j、T_i-1,j的漏极端子D连接至位线BL_j，并且晶体管T_i,j+1、T_i-1,j+1的漏极端子连接至位线BL_j+1。晶体管T_i,j、T_i,j+1的控制栅极CG连接至控制栅极线CGL_i，并且浮置栅极晶体管T_i-1,j、T_i-1,j+1的控制栅极CG连接至控制栅极线CGL_i-1。

此外，每个浮置栅极晶体管T_i,j、T_i-1,j、T_i,j+1、T_i-1,j+1的源极端子通过选择晶体管ST耦合至源极线SL。存储器单元M_i,和M_i-1,j的选择晶体管ST共享相同的控制栅极CSG，两个存储器单元由此称为“配对(twin)”。相似地，存储器单元M_i,j+1和M_i-1,j+1是配对存储器单元(twin memory cells)，并且其选择晶体管ST具有公共控制栅极CSG。每个公共控制栅极优选地是嵌入在承载存储器阵列MA0的衬底中的竖直栅极，源极线SL也是嵌入的线。这些公共控制栅极CSG，或者配对存储器单元选择栅极，连接至字线WL_i-1,i。

这种存储器单元是通过福勒诺德海姆(Fowler Nordheim)效应而沟道擦除的或编程的(channel-erased or programmed)，即，通过将衬底置于正擦除电压或者负编程电压下、导致电荷从其浮置栅极被提取出来、或者导致电荷注入到其浮置栅极中。