[发明专利]用于形成绝缘体上半导体(SOI)衬底的方法有效

专利信息
申请号: 201910456703.8 申请日: 2019-05-29
公开(公告)号: CN110875241B 公开(公告)日: 2023-09-19
发明(设计)人: 吴政达;蔡嘉雄;卢玠甫;刘冠良;周世培;郑有宏;杜友伦 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L21/762 分类号: H01L21/762;H01L27/12
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 暂无信息
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摘要:
搜索关键词: 用于 形成 绝缘体 上半 导体 soi 衬底 方法
【说明书】:

本申请的各种实施例涉及一种用于形成具有厚器件层和厚绝缘层的绝缘体上半导体(SOI)衬底的方法。在一些实施例中,该方法包括形成覆盖处理衬底的绝缘层,并在牺牲衬底上外延形成器件层。将牺牲衬底接合到处理衬底,使得器件层和绝缘层位于牺牲衬底和处理衬底之间,并且去除牺牲衬底。去除包括对牺牲衬底实施蚀刻直到到达器件层。因为器件层通过外延形成并转移到处理衬底,所以器件层可以形成为具有大的厚度。此外,因为外延不受绝缘层厚度的影响,所以绝缘层可以形成为具有大的厚度。本发明实施例涉及用于形成绝缘体上半导体(SOI)衬底的方法。

技术领域

本发明实施例涉及用于形成绝缘体上半导体(SOI)衬底的方法。

背景技术

传统地,集成电路形成在块状半导体衬底上。近年来,已出现绝缘体上半导体(SOI)衬底作为块状半导体衬底的替代物。SOI衬底包括处理衬底,覆盖处理衬底的绝缘层,以及覆盖绝缘层的器件层。其中,SOI衬底导致寄生电容减小,漏电流减小,闩锁减少,以及半导体器件性能提高(例如,更低的功耗和更高的开关速度)。

发明内容

根据本发明的一些实施例,提供了一种用于形成绝缘体上半导体(SOI)衬底的方法,所述方法包括:在处理衬底上形成绝缘层;在牺牲衬底上形成器件层,其中,所述牺牲衬底和所述器件层包括相同的半导体材料,并且其中,所述牺牲衬底和所述器件层具有相同的掺杂类型但是不同的掺杂浓度;将所述牺牲衬底接合到所述处理衬底,使得所述器件层和所述绝缘层位于所述牺牲衬底和所述处理衬底之间;以及去除所述牺牲衬底,其中,所述去除包括对所述牺牲衬底实施蚀刻直到到达所述器件层。

根据本发明的另一些实施例,还提供了一种绝缘体上半导体(SOI)衬底,包括:处理衬底;绝缘层,覆盖所述处理衬底,其中,所述绝缘层沿所述绝缘层的上表面具有一对边缘部分,并且其中,所述边缘部分分别位于所述绝缘层的相对两侧上,并且每个边缘部分具有阶梯形轮廓;以及器件层,覆盖所述绝缘层。

根据本发明的另一些实施例,还提供了一种用于形成绝缘体上半导体(SOI)衬底的方法,所述方法包括:形成覆盖所述第一半导体衬底的介电层;在第二半导体衬底上形成半导体层,其中,所述第二半导体衬底是块状半导体衬底;将所述第二半导体衬底接合到所述第一半导体衬底,使得所述半导体层和所述介电层位于所述第一半导体衬底和所述第二半导体衬底之间;对所述第二半导体衬底实施第一蚀刻直到到达所述半导体层,其中,所述第一蚀刻采用氢氟酸/硝酸/乙酸(HNA)蚀刻剂;以及对所述半导体层实施第二蚀刻以去除所述半导体层的边缘部分,其中,所述第二蚀刻停止在所述介电层上。

附图说明

当接合附图实施阅读时,从以下详细描述可最佳地理解本发明的各个方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以被任意增大或减小。

图1示出了具有厚器件层的绝缘体上半导体(SOI)衬底的一些实施例的截面图。

图2示出了图1的SOI衬底的一些替代实施例的截面图,其中富陷阱层将SOI衬底的处理衬底和SOI衬底的绝缘层分离。

图3示出了图1的SOI衬底的一些实施例的俯视图。

图4示出了半导体结构的一些实施例的截面图,其中发现了图1的SOI衬底的应用。

图5至图16示出了用于形成和使用具有厚器件层的SOI衬底的方法的一些实施例的一系列截面视图。

图17示出了图5至图16的方法的一些实施例的框图。

具体实施方式

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