[发明专利]用于电连接堆叠式晶体管的源极/漏极区域的互连技术

说明书

堆叠式晶体管结构在上晶体管和下晶体管的源极/漏极区域之间具有导电互连。在一些实施例中，互连至少部分地由沉积在上晶体管的源极/漏极区域中的高掺杂外延材料提供。在这种情况下，从上晶体管的沟道区域的半导体材料的暴露部分或与上晶体管的沟道区域相邻的半导体材料的暴露部分施加外延材料，并且该外延材料向下延伸到凹陷部中，该凹陷部暴露下晶体管的源极/漏极接触部结构。外延源极/漏极材料直接接触下晶体管的源极/漏极接触部结构，以提供互连。在其他实施例中，仍然从沟道区域的暴露半导体材料或邻近沟道区域的暴露半导体材料施加外延材料且该外延材料向下延伸到凹陷部中，但无需接触下接触部结构。相反，含金属的接触部结构穿过上源极/漏极区域的外延材料并接触下晶体管的源极/漏极接触部结构。

背景技术

集成电路持续缩放到更小的特征尺寸和更高的晶体管密度。关于增大晶体管密度的最新发展通常被称为三维(3D)集成，其通过利用Z维度(向上而不是在X和Y维度中横向向外构建)来扩大晶体管密度。一些这样的3D集成电路本质上是单片的，因为它们是利用称为层转移的技术形成的。这种层转移可包括例如结合和基于氢或基于氢/氦的切割技术。进行层转移的另一种手段是(例如利用氧化物)将两个不同的晶圆(有时称为主晶圆和施主晶圆，或主衬底和施主衬底)结合，并且然后进行化学机械抛光(CMP)操作以去除经结合晶圆的大部分仅在主晶圆上留下相对薄的区域。该结合和抛光操作还可以利用嵌入在施主晶圆内的蚀刻停止部。在任何这样的情况下，这种3D集成方案引起许多不小的问题，特别是引起与在上晶体管的源极和/或漏极区域与下晶体管的源极和/或漏极区域之间形成互连有关的问题。

附图说明

图1示出了根据本公开内容实施例的集成电路的横截面图，所述集成电路包括用于电连接堆叠式晶体管(stacked transistor)的源极/漏极区域的垂直互连结构。平行于栅极线并穿过源极/漏极区域截取横截面。

图2a-2d共同示出了根据本公开内容实施例的用于形成图1的集成电路的方法。平行于栅极线并穿过源极/漏极区域截取横截面。

图3示出了根据本公开内容的另一实施例的集成电路的横截面图，所述集成电路包括用于电连接堆叠式晶体管的源极/漏极区域的垂直互连结构。平行于栅极线并穿过源极/漏极区域截取横截面。

图4a-4d共同示出了根据本公开内容实施例的用于形成图3的集成电路的方法。平行于栅极线并穿过源极/漏极区域截取横截面。

图5示出了利用根据本公开内容实施例配置的一个或多个集成电路结构所实施的计算系统。

如将理解的，附图不一定按比例绘制或不旨在将本公开内容限制于所示的特定配置。例如，虽然一些附图通常示出完美的直线、直角和光滑表面，但是考虑到所使用的加工设备和技术的现实世界限制，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑结构或者不光滑。

具体实施方式

本文公开了堆叠式晶体管结构，其在上晶体管的源极/漏极区域与下晶体管的源极/漏极区域之间具有导电互连。在一个实施例中，互连机构利用通常由源极/漏极区域占用的空间，从而不需要那么多或任何额外的空间。在一些这样的实施例中，至少部分地由沉积在上晶体管的源极/漏极区域中的高掺杂外延材料提供互连。在这种情况下，从上晶体管的沟道区域的暴露的垂直部分(或者与沟道区域相邻的半导体材料的剩余残余部(stub)或部分，如将依次讨论的)施加外延材料，并且外延材料向下延伸到凹陷部中，该凹陷部暴露了下晶体管的源极/漏极接触部结构。因此，高掺杂的外延源极/漏极材料直接接触下晶体管的源极/漏极接触部结构，以提供互连。在其他这样的实施例中，仍然从上晶体管的沟道区域的暴露部分(或与沟道区域相邻的半导体材料的剩余部分)施加外延材料并且该外延材料向下延伸到凹陷部中，但在不足以直接接触下晶体管的源极/漏极接触部结构的位置处停止，从而留下空隙。然后修整外延材料以形成终止于空隙中的凹陷部，随后用直接接触下晶体管的源极/漏极接触部结构的金属填充该空隙。

总体概述